本题链接：

https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q4

给定如图所示的有限状态机电路，假设D触发器在机器开始之前最初重置为零。

构建此电路。

题目

提示:

注意复位状态。以确保在模拟的第一个时钟边缘之前，每个D触发器的输出Q¯实际上是其输出Q的倒数。

答案

输出波形

顺序块用关键字 begin 和 end 来表示。

顺序块中的语句是一条条执行的。当然，非阻塞赋值除外。

顺序块中每条语句的时延总是与其前面语句执行的时间相关。

参考内容：

4.4 Verilog 语句块 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html