本题链接：

https://hdlbits.01xz.net/wiki/Mt2015_muxdff

摘自ECE253 2015年期中问题5

思考下面的时序电路：

如果要为这个电路实现分层 Verilog 代码，那么需要使用一个子模块的三个实例，该子模块中有一个触发器和多路复用器。为这个子模块编写一个名为 top _ module 的 (包含一个触发器和多路复用器)Verilog 模块。

题目

答案

顺序块用关键字 begin 和 end 来表示。

顺序块中的语句是一条条执行的。当然，非阻塞赋值除外。

顺序块中每条语句的时延总是与其前面语句执行的时间相关。

参考内容：

4.4 Verilog 语句块 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html