本题链接：

https://hdlbits.01xz.net/wiki/Exams/2014_q4a

思考下图所示的n位移寄存器电路：

编写一个名为 top_module 的 Verilog 模块，做为这个电路的一级，包含触发器和多路复用器。

题目

答案

顺序块用关键字 begin 和 end 来表示。

顺序块中的语句是一条条执行的。当然，非阻塞赋值除外。

顺序块中每条语句的时延总是与其前面语句执行的时间相关。

参考内容：

4.4 Verilog 语句块 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html