（5）TestBench和IP核

`timescale 仿真单位/仿真精度

module 模块名_tb();//通常无输入无输出

信号或变量声明定义

wire 或者 reg

逻辑设计中输入对应 reg 型

逻辑设计中输出对应 wire 型

使用 initial 或 always 语句产生激励

always #10 sys_clk = ~sys_clk;

表示每10个单位时间 时钟翻转一次

例化待测试模块

监控和比较输出响应

endmodule

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原文链接：https://blog.csdn.net/weixin_39269366/article/details/120742707

IP核，全称知识产权核（英语：Semiconductor Intellectual Property Core），是在集成电路的**可重用设计方法学**中，指某一方提供的、形式为逻辑单元、芯片设计的可重用模组。