本题链接：

https://hdlbits.01xz.net/wiki/Exams/ece241_2013_q7

JK触发器的真值表如下。只使用D型触发器和门电路实现JK触发器。注意：Qold是时钟上升沿之前D触发器的输出。

题目

答案

输出波形

条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。

条件语句用关键字 if 和 else 来声明，条件表达式必须在圆括号中。

条件语句使用结构说明如下：

• if 语句执行时，如果 condition1 为真，则执行 true_statement1 ；如果 condition1 为假，condition2 为真，则执行 true_statement2；依次类推。

• else if 与 else 结构可以省略，即可以只有一个 if 条件判断和一组执行语句 ture_statement1 就可以构成一个执行过程。

• else if 可以叠加多个，不仅限于 1 或 2 个。

• ture_statement1 等执行语句可以是一条语句，也可以是多条。如果是多条执行语句，则需要用 begin 与 end 关键字进行说明。

参考内容：

4.5 Verilog 条件语句 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-condition-statement.html