2、simple wire

Practice: Create a module with one input and one output that behaves like a wire.

翻译：搞一个极简单的电路模块，它有两个端口，一进一出，Verilog中对应两个wire类型的信号，用一根wire将in和out进行连接。

连线表示逻辑单元的物理连接，可以对应电路中的物理信号连线。连线型变量必须有驱动源，一种是连接到一个门或者输出端out，另一种是用assign语句对其进行赋值。

module top_module( input in, output out );

assign out = in;

endmodule