ABB PPC907BE 3BHE024577R0101 处理器核心频率板

本节提供了603的交流电气特性。制造完成后，零件按

最大处理器核心频率，如第1.4.2.1节“时钟交流规范”所示，并测试

符合该频率的AC规范。处理器核心频率由

总线（SYSCLK）频率和PLL_CFG[0–3]信号的设置。应设置PLL_CFG信号

在通电之前且之后不改变。这些规格适用于66 MHz核心频率

33 MHz总线（66C-2:1总线模式）、66 MHz总线（66%总线模式）和80 MHz核心频率

40 MHz总线（80C-2:1总线模式）。部件按最大处理器核心频率和总线模式销售；看见

第1.9节，“订购信息”

笔记：

1.注意：必须选择SYSCLK频率和PLL_CFG[0–3]设置，以便生成

SYSCLK（总线）频率、CPU（核心）频率和PLL（VCO）频率不超过各自的频率

最大或最小工作频率。请参阅第1.8节中的PLL_CFG[0–3]信号描述，

有效PLL_CFG[0-3]设置的“系统设计信息”，以及第1.9节“订购信息”

可用频率和零件号。

2.SYSCLK输入的上升和下降时间是从0.4 V到2.4 V测量的。

3.定时通过设计和表征来保证，并且不经过测试。

4.总输入抖动（短期和长期组合）必须小于±150 ps。

5.重新锁定时间由设计和特性来保证，并且没有经过测试。PLL重新锁定时间是

在达到稳定的Vdd和SYSCLK之后PLL锁定所需的最大时间量

上电复位序列。当PLL被禁用并且

随后在睡眠模式期间重新启用。还要注意，必须将HRESET保持为断言的最小值

在上电复位序列期间，PLL重新锁定时间（100µs）之后的255个总线时钟。

PM860K01 3BSE018100R1

PM861AK01 3BSE018157R1

PM864

PM864A    3BSE018162R1

PM866A 3BSE076359

PM866AK01 3BSE076939R1

PM866K02 3BSE050199R1

PP825A 3BSE042240R3

PP845 3BSE042235R1

PP846 3BSE042238R1

PP846A 3BSE042238R1

PP865

PP875 3BSE092977R1

PP886H 3BSE069297R1

PPC905AE101 3BHE014070R0101

PPC907BE 3BHE024577R0101

PPD512 A10-15000 3BHE040375R1023