学习笔记：Quartus中关于触发器在时钟触发时锁存信号的问题

以D触发器为例，数字电路中会这样描述触发器的输出与输入之间的关系，图1【1】

毋庸置疑，作为教科书来说这样写是正确的的。但是在用Quartus进行编写逻辑逻辑电路时，我时常会产生疑问：

D触发器中的D，假设在时钟上升沿来到时同时发生变化，Q输出的是的结果会是怎么样？是输出上升沿来到之前的D值，还是上升沿之后的D值？抱着这样的疑问，我进行了一些实验。

测试过程

1、编写一个DQ锁存器

2、编写测试文件

测试思路

实例化两个DQ锁存器，将时钟信号分成两路，一路直接给第一个锁存器的Q，另一个取反后给第二个锁存器Ｑ

最后两个锁存器的输出分别为result１和result２

由下面的图可以看出，result１作为输入信号和时钟完全相的条件下一直输出高电平；result２在输入信号和时钟信号相反的条件下始终输出低电平。

结论：

在Modelsim中实际上是在时钟（clk）稳定后的值会输出给D

注：本实验仅仅是依据本人现有对于Quartus和触发器的浅薄理解得出的结论，可能会存在问题，欢迎斧正。

【1】搜狗百科：D触发器。https://baike.sogou.com/v610141.htm?fromT