（教材 Verilog数字系统设计教程_第四版.夏宇闻等）

概述

行为描述语言&结构描述语言

系统级 算法级 RTL级 门级 开关级

2.1Verilog模块的基本概念

【例2.1】为什么要定义“reg out;”，可以不定义吗

理解概念

①原语primitive

②综合synthesis

③Verilog语法的并行性、层次结构性、可综合性

④给cout赋高位，给sum赋低位

⑤bufif1(三态驱动器元件)    实例化（实例引用）

Verilog让我们将注意力集中在系统结构上，综合由计算机软件来完成，人不必顾及其逻辑的构成细节，大大提高设计效率。

2.2Verilog用于模块的测试

testbench&testfixture

前（RTL）仿真、逻辑网表仿真、门级仿真。