【南邮 | 电工电子基础实验A】实验十二：集成触发器及应用，计数与分频电路
实验名称：计数与分频电路；集成触发器及应用
设计方式：原理图
难度：⚡⚡⚡⚡⚡
适用教材：郭宇锋《电工电子基础实验（第2版）》
题目位置：P226 四-1（清零和置数）、5；P224 四-2、6
寄语：寄！
本次实验分为两部分，每个部分都运用了不少数电中的时序逻辑电路部分的知识，同学们预习时要好好翻课本。
实验中还涉及了仿真过程中不定态的处理方法，在今后的时序电路设计中还会用到。
以下是实验报告正文：
计数与分频电路
一、 实验目的
1. 掌握计数器的逻辑功能和应用。
2. 掌握任意进制计数器的设计方法。
3. 掌握数字电路多个输出波形相位关系的正确测试方法。
4. 了解非均匀周期信号波形的测试方法。
二、 主要仪器设备及软件
硬件：DGDZ-5 型电工电子实验箱、电脑
软件：ISE 14.7
三、 实验原理（或设计过程）
1. 4 位同步二进制计数器 CB4CLE：
其逻辑符号如上图，输入端有：CLR 为异步清零端，L 为置数端，CE 为时钟使能端，C 为时钟输入，D3~D0 为数据输入端；输 出端有：Q3~Q0 为计数器输出端，TC 为最大值标志，CEO 为时钟使能输出（用于级联）。其功能表如下：
四、 实验电路图
五、 实验内容和实验结果
1.用 CB4CLE 计数器才用置 0 法设计 M=7 的计数器，测试并记录 CP、Q0、Q1、 Q2、Q3 各路波形。（清零和置数）
(1)设计过程：用 CB4CLE 构成模长 M<16 的 M 进制计数器有“异步清零法”和“反馈指数法”。本次实验分别采用这两种方法进行设计。
①异步清零法：利用异步清零端 CLR，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到 0，重新开始计数。用该方法设计 M=7 的计数器的状态转移表如下：
则将 Q2Q1Q0 输入 CLR，当 Q2Q1Q0=1 时计数器被清零，重新开始计数。最终设计结果如【图 四-1】所示。考虑到仿真中 CB4CLE 计数器功能 时输出端不会自动置零，为不定态（显示为红线），故在图中增加 START 端 为手动复位输入。
②反馈置数法：采用置零法设计，其功能表如【表 五-1】，区别是没有过渡态进行异步清零，而是在 Q3Q2Q1Q0=0110 时将 Q2Q1=1 传回置数端 L，在下一个 CP 上升沿时 Q3~Q0 将被预设的 D3~D0 替换，即 Q3=Q2=Q1=Q0=0（同步置零）。电路图如【图 四-2】所示。
(2)仿真及实验：在 ISE 14.7 中进行仿真，得到以下波形：
实际实验中仅使用“反馈置数法”，以下是管脚约束、实物电路及示波器 波形图：
2.设计一个节拍分配电路，该电路在 CP 作用下，5 个节拍输出端 F1、F2、F3、 F4 和 F5 轮流输出“1”。
(1)设计过程：使用 CB4CLE 计数器，其真值表如下：
可知 F1~F5 的输出可由译码器 D3_8E 实现。最终电路图如【图 四-3】 所示。
(2)仿真及实验：在 ISE 14.7 中进行仿真，结果如下：
根据仿真结果，可以发现：若将 1Hz 时钟接入 CP 端，F1~F5 分别接入实验箱的小灯泡，可以产生一个“走马灯”的现象。则有以下管脚约束和实物电路图：
六、 结果分析
1.对五-1的分析：
对比【图 五-2 仿真结果（反馈置数法）】和【图 五-5 示波器波形(从上 到下 Q0, Q1, Q2)】，发现它们一致，且符合模 7 计数器的功能，通过了静态、动态测试，完成了设计要求。
2.对五-2 的分析：
观察【图 五-6 仿真结果】，发现其输出时序与真值表相同；在实物电路测试中，将 1Hz 逻辑时钟电平接入 CP 端、输出端 F1~F5 分别接入灯泡 L1~L5 后，发现灯泡从左向右有节奏地亮起后熄灭，有“走马灯”的效果。完成了设计要求。
七、 实验小结
仿真波形中的“不定态”及其解决方法：含有集成计数器且使用其计数 功能的电路在仿真过程中，会有输出波形为红线的现象。该红线为输出不定 态的标志，需要主动使用清零端将计数器输出端口全部初始化为“0”，计数 器才能开始计数。在 ISE 仿真中将清零端先置“1”再置“0”即可正常进行 计数器电路仿真。
这里应该放一个Word的“分节/分页符”
集成触发器及应用
一、 实验目的
1. 掌握逻辑触发器的逻辑功能。
2. 熟悉用触发器构成计数器的设计办法。
3. 掌握集成触发器的基本应用。
二、 主要仪器设备及软件
硬件：DGDZ-5 型电工电子实验箱、电脑
软件：ISE 14.7
三、 实验原理（或设计过程）
1.时序电路设计过程
(1)列原始状态转移图或表；(2)状态优化、状态分配；(3)求状态方程、驱 动方程和输出方程；(4)绘制电路图。
2.D 触发器（DFF）
维阻 DFF 的逻辑符号如上图所示，其功能为：在触发边沿到来时，将输入端的值存入其中，并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间，D 的跳转不会影响触发器存储的值，但是在脉冲边沿到来之前，输入端 D 必须有足够的建立时间，保证信号稳定。其激励表如下：
3.负边沿 JKFF
负边沿 JKFF 的逻辑符号如上图所示。在时钟上升沿信号到来时，触发器的状态将会随着 J 与 K 的输入产生相应的变化。当 J=0，K=0 时，触发器的状态维持不变，Qn=Qn+1。
当 J=0，K=1 时，触发器被置成 0 状态，当 J=1，K=0 时，触发器被置成 1 状态，当 J=1，K=1 时，触发器翻转。由此可以得到触发器的特性表：
四、 实验电路图
五、 实验内容和实验结果
1.用触发器设计 2 位二进制加法计数器。
(1)设计过程：计数器的基本功能是记录输入脉冲的个数，根据题设可列出以下状态转移表（设输出为 Z）：
用负边沿 JKFF 设计，由上表有：
可以得到激励函数：
和输出方程：
画出电路图如【图 四-1】所示。
(2)仿真及实验：在 ISE 14.7 中进行仿真，结果如下图：
在实物电路中实验，其管脚约束、实物电路和示波器波形如下：
2.设计一个占空比可控电路。该电路有一个 CP 信号、1 个输出信号 F、3 个控制信号 K3、K2、K1。对该电路的逻辑功能要求：(1)输出信号 F 的频率为 2kHz；(2) 在 3 个控制信号 K3、K2、K1 的控制下，输出信号 F 的占空比在 12.5%~87.5% 范围内变化。
(1)设计过程：若将周期 T 平分为 8 份，控制每一份输出的波形，即可将
占空比控制在~
，即 12.5%~87.5%。因此想到设计一个顺序脉冲发生器，
使其并行输出。
若使用“同步计数器+译码器”的组合，使译码器按时序输出为 T0→T1→T2→T3→T4→T5→T6→T7→T0，则可以先设计一个 M=8 的二进制计数器。 考虑到两个及以上触发器状态同时发生翻转时，如 001→010 时，会发生竞争-冒险现象，导致译码器输出意外波形，故设计以下状态转移表，使每次只有一个触发器发生翻转：
则其驱动方程为：
对其进行自启动性检查，发现如下图所示的无效循环。
对 D0 的卡诺图进行修改，将两个位置的值置“1”，出现新的卡诺圈。
修改后：，可得到新的状态转移图，且存在自启性。新的状态转移图如下图所示：
由此设计出的顺序脉冲发生器电路图及仿真结果如下：
对于控制端 K3、K2、K1，可使用数据选择器 M8_1E，根据以下功能表设计电路：
最终电路如【图 四-2】所示。
(2)仿真及实验：设计要求 F 的频率为 2kHz，根据上图和【图 五-9 顺序
脉冲发生器仿真结果】，可知输出信号 F 的周期与 CP 信号周期
的关系：
，则 F 的频率表达式为：
。故 CP 的频率应为 16kHz，选择实验箱上对应的时钟电平即可。
实验只要求仿真结果，使每个占空比对应波形显示两个周期，结果如下：
六、 结果分析
1.对五-1 的分析：
对比【图 五-1 仿真结果】和【图 五-4 示波器波形(从上到下 Q2, Q1, Z)】，发现各通道波形一致（Q1、Q2 波形在两张图中的位置是相反的），而且都与真值表相符，设计完成。
2.对五-2 的分析：
对于顺序脉冲发生器，观察【图 五-9 顺序脉冲发生器仿真结果】，发现各路波形时序与状态转移表相符，而且存在自启性。
对于图五-10 ~ 图五-12 各仿真结果，可见在 K1、K2、K3 的控制下，电路的输出 F 的波形每个周期高电平的部分逐渐变宽，低电平部分变窄；也没有出现竞争冒险现象，占空比计算结果也符合设计要求。
七、 实验小结
含有 CLR 端的触发器在使用前要记得清零，即输入一个短时高电平，异 步设置所有触发器的输出为 0，不然电路可能无法启动，这种情况跟上个实 验一致，要掌握排障方法。
正文完。
【一些说明】
(1)Q: 为什么一些图片的滤镜很奇怪？
A: 打印的时候效果好一点，毕竟打印的时候用的是黑白模式，彩色太多的图片会成糊糊。
(2)Q: 那为什么一些图片反而正常了？
A: 忘记改滤镜了。
最后，愿同学们实验顺利，美美下班！
