本题链接：

https://hdlbits.01xz.net/wiki/Exams/m2014_q4a

实现以下电路：

请注意，这是一个锁存器，因此可能会有关于发现锁存的Quartus警告。

题目

提示:

• 这个锁存是电平触发（非边缘触发）电路，因此在“always ”块中，它们使用电平触发列表。

• 但是它们仍然是顺序元素，因此应该使用非阻塞分配。

• 启用时，D锁存器的作用类似于导线（或非反相缓冲器），禁用时并保留当前值。

答案

顺序块用关键字 begin 和 end 来表示。

顺序块中的语句是一条条执行的。当然，非阻塞赋值除外。

顺序块中每条语句的时延总是与其前面语句执行的时间相关。

参考内容：

4.4 Verilog 语句块 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html