本题链接：

https://hdlbits.01xz.net/wiki/Dff16e

制作16位D触发器。有时只修改一组触发器的一部分很有用。字节启用输入控制16个寄存器的每个字节是否应在该周期写入。byteena[1]控制高位字节 d[15:8]，而byteena[0]控制低位字节d[7:0]。resetn是一个同步，有效的低复位。

所有D触发器应由clk的上升触发。

题目

答案

输出波形

同步低电平有效复位

顺序块用关键字 begin 和 end 来表示。

顺序块中的语句是一条条执行的。当然，非阻塞赋值除外。

顺序块中每条语句的时延总是与其前面语句执行的时间相关。

参考内容：

4.4 Verilog 语句块 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html