fpga verilog语法篇 1基本概念 10运算符

verilog中运算符和C语言中的运算符比较接近,但有所不同.

需要注意  <= ,
在verilog中 <= 有两种意思,根据使用情景进行区分,如果是在条件语句里面就表示判断,

否则表示赋值.

需要注意的是，非阻塞赋值运算符<=只能在always块或initial块中使用。并且，在描述组合逻辑时，应使用阻塞赋值运算符=。

Verilog运算符和C语言运算符在某些方面有相似之处，但也存在一些区别。以下是一些主要的区别：

1. 位选择运算符：Verilog中的[ ]用于位选择，可以对信号进行位选择操作。而C语言中没有类似的位选择运算符。

2. 连接运算符：Verilog中的{ }用于连接操作，可以将多个信号连接成一个大的信号。在C语言中没有类似的连接运算符。

3. 位拓展运算符：Verilog中的$signed和$unsigned用于进行有符号和无符号的位拓展。而在C语言中，可以通过类型转换来实现类似的功能。

4. 非阻塞赋值运算符：Verilog中的<=是用于非阻塞赋值操作的，它表示在一个时钟周期结束后才会更新被赋值的信号。而在C语言中，赋值操作使用=运算符。