用堆叠换性能？

近日，华为公开了一种芯片堆叠封装及终端设备专利，申请公布号为CN114287057A，可解决因采用硅通孔技术而导致的成本高的问题。

专利摘要显示，该专利涉及半导体技术领域，其能够在保证供电需求的同时，解决因采用硅通孔技术而导致的成本高的问题。

具体来看，该芯片堆叠封装(01)包括：

设置于第一走线结构(10)和第二走线结构(20)之间的第一芯片(101)和第二芯片(102)；

所述第一芯片(101)的有源面(S1)面向所述第二芯片(102)的有源面(S2)；第一芯片(101)的有源面(S1)包括第一交叠区域(A1)和第一非交叠区域(C1)，第二芯片(102)的有源面(S2)包括第二交叠区域(A2)和第二非交叠区域(C2)；

第一交叠区域(A1)与第二交叠区域(A2)交叠，第一交叠区域(A1)和第二交叠区域(A2)连接；

第一非交叠区域(C1)与第二走线结构(20)连接；

第二非交叠区域(C2)与第一走线结构(10)连接。

在华为2021年年报发布会上，华为轮值董事长郭平表示，未来华为可能会采用多核结构的芯片设计方案，以提升芯片性能。同时，采用面积换性能，用堆叠换性能，使得不那么先进的工艺也能持续让华为在未来的产品里面，能够具有竞争力。

事实上，华为的混合 3D 堆叠方式可以说比其他公司传统的 2.5D 和 3D 封装技术更通用。例如，很难将两个或三个耗电且热的逻辑裸片堆叠在一起，因为冷却这样的堆栈将非常复杂（这最终可能意味着对时钟和性能的妥协）。华为的方法增加了堆栈的表面尺寸，从而简化了冷却。同时，堆栈仍然小于 2.5D 封装，这对于智能手机、笔记本电脑或平板电脑等移动应用程序很重要。

 

而随着2.5D/3D IC设计的新技术带来新的挑战，从设计到测试，这其中也会面临很多挑战，最根本的挑战来自于应用工具数据库的转变，那面对此种情况我们该如何更好的应对呢？6月30日晚20:00，西门子EDA&电巢直播，将从封装技术的发展、3D异构 IC的介绍及技术挑战、Siemens EDA的全面技术解决方案等方面，在电巢直播间为您一一解答！

6月30日 周四

荣庆安老师，张凌云老师，闵潇文老师，详细看EDU.EDA365.COM

《芯片从设计到测试，如何应对2.5D/3D验证的挑战》

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1、直播内容简介

封装技术的发展

3D异构 IC的介绍及技术挑战

Siemens EDA的全面技术解决方案

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2、讲师介绍

荣庆安老师

原华为器件可靠性技术首席专家EDA365论坛特邀版主

原华为器件可靠性技术首席专家、器件工程专家组主任、器件归一化工作奠基人。20多年交换机、路由器、传输、基站等产品器件工程设计。主持多项重大失效问题攻关，完成了逻辑、储存、光器件等领域器件优选库建设。参与中国器件标准工作，国内外发表论文4篇，获器件相关6项发明专利。

张凌云 应用工程师经理

2006年加入西门子EDA（原Mentor），负责先进验证技术的应用推广和咨询服务。在从业集成电路设计和验证的二十多年里，设计或支持了从180nm到5nm的大量芯片，为芯片的成功流片提供了专业的咨询服务和技术支持，在超大规模集成电路的设计、仿真、物理验证以及可靠性验证等方面积累了丰富的经验。在加入西门子EDA之前，他专业于集成电路混合信号设计与仿真，精通模拟电路设计、数/模混合电路的设计与仿真，版图物理设计及验证整个流程。

闵潇文 应用工程师

毕业于荷兰埃因霍芬理工大学，取得混合信号微电子工学硕士学位。2018年加入Siemens EDA，成为电子板级系统部门的应用工程师。在PCB设计、封装、SI/PI仿真方面拥有丰富的经验，专注于负责亚太区大客户的先进技术导入。

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3、直播要点

随着2.5D/3D IC设计的新技术带来新的挑战，公司和设计团队都必须面对并加以克服。这些挑战包含验证及确认、以制造为主的实作及多基板/device架构。多晶粒(multi-die) 3D IC封装成为形成产品差异化与竞争力的重要体现。

而机遇往往与挑战相伴，在3D IC封装需求日渐迅猛的当下，面临的挑战自然也是一重又一重，其中最根本的挑战来自于应用工具数据库的转变。芯片通用的GDS格式与PCB使用的Gerber格式有着根本上的差别，需要重新整合解决方案，以满足先进封装要求。此外，规模增长带来的复杂性也是需要重点关注的问题。在做2.5D/3D IC时，面对日益庞大的系统，需要考虑能否承担并验证。

• 2.5D/3D IC的设计规划，对于系统的统一管理

• 2.5D/3D IC的Layout，高密度复杂设计的挑战实现

• 2.5D/3D IC的仿真及验证，保障系统的质量

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4、适合对象

• 3D IC设计工程师

• 3D IC仿真验证工程师

• 关注3D IC的工程师