全闪速转换器(FULL-FLASH CONVERTERS)
Intro
当转换器只使用一个时钟周期便可完成数据转换时，该结构成为全闪速ADC。
实现这一操作的一个直接方式是把输入信号与量化区间的所有跳变点(transition points)的值进行比较，将比较结果的信息以数字码的方式输出。
电路原理
全闪速转换器的一个最为典型的实现方式如下图所示。
显然，所有的比较器均并行工作，并仅仅在一个时钟周期内迅速获得结果。
实际问题与限制
分压器节点电压的恢复
产生原因与影响
比较器内由于涉及失调矫正技术，故通常被认为是时变负载，分压器必须对比较器的变化负载做出反应，导致分压器节点的电压要经历一个瞬态过程，才能恢复到理想值与输入信号进行比较，这个瞬态过程导致电路的工作速度受到限制(太快会导致误码)。
解决方法
最直接的方法就是加快节点信号的恢复速度，由于负载一般不容易被控制，这就对分压器的电阻阻值的选择做出了要求。在高分辨率高速的应用中，为了提高节点的恢复速度，**往往倾向于降低分压器的电阻阻值**，但考虑到电阻阻值降低会降低匹配度和提高版图面积，同时对[[数据转换器中的基准（Reference）|参考电压电路]]的输出阻抗提出了要求，在不改变其他电路模块性能的前提下，一般通过**模拟仿真**来决定最优的电阻值的选取。
实际上，当采用非常低的单位电阻构建开尔文分压器时（高速情况下不可避免），分压器的低电阻会要求参考电压电路在直流到采样频率的频率范围内均具有非常低的输出阻抗。从[[数据转换器中的基准（Reference）]]可以看到，一般有外部基准和内部基准两种实现方式：
当使用外部基准时，必须要有可靠的片上滤波器，能够对键合线电感引起的任何振铃现象进行衰减。
当使用片上的基准时，需要一个非常低阻抗的缓冲器。
以上两种方式都适合中等速度和中等性能的转换器。
经验结论：在转换速度为$100MS/s$范围，分辨率超过8位的条件下，精确且稳定的参考电压成了关键的设计问题。
比较器的失调电压
产生原因与影响
比较器电路器件的失配（主要是尺寸失配和阈值失配）会导致失调现象的产生，一般将比较器的等效失调电压添加到差分输入端（等效输入失调电压），这改变了比较器的跳变阈值。
CMOS差分对的失调电压：
BJT差分对的失调电压：
一般来说，BJT的失调较CMOS电路来说更小。CMOS的失调一般在几个mV，而BJT的失调一般在零点几个mV。
解决方法
一般采用auto-zero技术和chopping技术消除CMOS电路的失调。
电路的复杂度
产生原因与影响
另一个决定最大分辨率的实际限制是，电路的复杂度随着位数的提高而指数提高，每增加一位，芯片的面积和功耗均增加到2倍。（后者的影响更大）
预放大器的动态增益
产生原因与影响
比较器的有效性问题来源于比较器本身存在的亚稳态现象，为了在保持亚稳态的误差概率不变的前提下能提高电路的工作速度或者是位数（精度），则要求增大预放大器的动态增益。
一般将动态增益定义为预放大阶段结束时，所得到的电压与输入电压的比率。
假设预放大的周期为，可以给出预放大器的动态增益为：
其中，是预放大器输出端的寄生电容，而
是运放的跨导。
以上的公式推导并没有太直观，实际上，预放大器的输入输出端信号在时间非常短的情况下，满足以下关系(时间非常短的前提下，输出电阻的分流可以忽略不计)：
即：
由于位数的提高对应需要更高的动态增益，而增益的提高与时钟频率成反比，那么高精度和高速度的要求都直接导致了更大的。从该表达式可以看出，精度或者速度每提高一倍，要求功耗增加4倍（因为跨导和电流是根号关系）。
采样保持电路的电容负载
产生原因与影响
这是由于比较器的寄生电容导致的，其值等于一个比较器的输入端寄生电容乘以比较器的数量，所以其大小直接与比较器的数量成正比。过大的负载电容可能导致采样保持电路的建立时间较长，从而降低了电路的速度。
除此之外，还必须考虑采样保持电路必须对各比较器输入端电容的充放电电流，这可能会导致非常大的电流脉冲。
结论
从以上实际问题与限制来看，虽然对于速度非常高的要求，全闪速转换器显然是最佳的结构，但分辨率不能非常高，因为许多限制会导致其实现不切合实际，而且显然，以上提到的所有问题几乎均来自数量庞大的比较器。
经验结论：目前设计8位、速度高于（或者6位，速度超过
，从这里可以看到换算规则）的全闪速ADC是不切实际的。
