本题链接：

https://hdlbits.01xz.net/wiki/Module_shift

将获得一个模块my_dff，该模块具有两个输入和一个输出（以实现一个D触发器）。实例化其中三个，然后将它们链接在一起，形成长度为3的移位寄存器。其中clk端口需要连接到所有实例。

提供给你的模块是：

请注意，这里需要声明一些线网来制作内部连接。这里需要注意在线网和模块实例的命名中，名称必须是唯一的不能重复。

题目

答案

输出波形

模块是 Verilog 中基本单元的定义形式，是与外界交互的接口。

模块格式定义如下：

模块定义必须以关键字 module 开始，以关键字 endmodule 结束。

模块名，端口信号，端口声明和可选的参数声明等，出现在设计使用的 Verilog 语句（图中 Declarations_and_Statements）之前。

模块内部有可选的 5 部分组成，分别是变量声明，数据流语句，行为级语句，低层模块例化及任务和函数，如下图表示。这 5 部分出现顺序、出现位置都是任意的。但是，各种变量都应在使用之前声明。变量具体声明的位置不要求，但必须保证在使用之前的位置。

参考内容：

5.1 Verilog 模块与端口 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-module-port.html