2.5D集成电路中介层测试
基于硅中介层的2.5D集成电路改变了传统2D电路的连接方式，采用硅通孔（TSV, Through-Silicon-Via）和中介层（Interposer）等结构实现芯片之间在另一维度上的互连，克服了当前互连线延迟和功耗等问题。但是2.5D集成电路的高集成度和复杂性导致在制造和使用期间不可避免地出现缺陷。
针对2.5D集成电路设计可以分为芯片pre-bonding、post-bonding以及芯片正常工作这三个阶段。我们将芯片集成起来之前，需要先对硅中介层内部的互连线进行故障测试，以避免将高成本的无故障芯片（KGD, Known Good Die）集成在故障硅中介层上带来的损失。
本文主要是针对于在芯片集成到硅片之前中介层可能出现的制造缺陷进行测试方案的介绍。
常见集成电路简介
1.1 2D集成技术
3D集成是直接在die上打孔和布线（RDL, Redistribution Layer），连接上下层die。
其物理结构为：所有die和无源器件均位于平面上方，die堆叠在一起，在平面的上方有穿过die的TSV，在平面的下方有基板的布线和过孔。
然而，由于三维集成电路的散热和测试等技术难题尚未攻克，其批量生产和商业开发目前仍然不能实现。因此，基于硅中介层的2.5D集成电路作为二维到三维集成电路之间的过渡结构，被人们广泛关注。
1.2 3D集成技术
3D集成是直接在die上打孔和布线（RDL, Redistribution Layer），连接上下层die。
其物理结构为：所有die和无源器件均位于平面上方，die堆叠在一起，在平面的上方有穿过die的TSV，在平面的下方有基板的布线和过孔。
然而，由于三维集成电路的散热和测试等技术难题尚未攻克，其批量生产和商业开发目前仍然不能实现。因此，基于硅中介层的2.5D集成电路作为二维到三维集成电路之间的过渡结构，被人们广泛关注。
1.3 2.5D集成技术
2.5D指既有2D的特点，又有部分3D的特点的一种维度。
其物理结构为：所有die和无源器件均位于平面上方，至少有部分die和无源器件安装在中介层上，在平面的上方有中介层的布线和过孔，在平面的下方有基板的布线和过孔，如下图所示。
中介层互连线结构连接
2.1 测试路径结构设计
在pre-bonding时，硅中介层中的各个水平和垂直互连线是相互独立的，而且由于探针设计和晶元处理工艺的限制，为了解决这些问题，本文采用CMOS传输门（TG, Transmission Gate）将离散的互连线连接起来，组成一条测试通路。
传输门类似于开关，接通时自身电阻很小，相当于导线；断开后电阻很大，相当于开路，传输门的开启和关闭是由两个互补的信号控制的，当进行硅中介层的互连线测试时，GC=1（GC’=0），OUT=IN，传输门开启，将各离散的待测互连线连接起来，为测试信号传输提供通路；当测试完成后集成电路正常工作时，GC=0（GC’=1），输出端OUT为高阻态，传输门关闭，将两互连线的信号传输切断，不会影响电路的正常功能。
2.2 水平互连线的测试
虽然pre-bonding的阶段芯片还没有集成在硅中介层上，但硅中介层内互连线的设计和制造通常都是根据后来放置在其上的芯片的信息（即布局）完成的。具体连接示意图如下：
图中蓝色横线为传输门结构，黑色线即为die之间的水平互连线，将die用bump连接起来。黄色的TSV也是垂直互连线。每个传输门只能连接两个相邻引脚之间的互连线。图中3个芯片的引脚在测试路径中的连接顺序为1-2-3-1-2。Die 1和Die 2的互连线结束在Die 2的引脚，Die 2和Die 3的互连线开始于Die 2的另一引脚。由此我们利用中间的三个传输门将中介层的水平互连线连接起来。
2.3 垂直互连线的连接
对于垂直互连线而言，它们也要通过水平互连线与芯片连接，因此提出在垂直互连线的水平连接部分和另外的水平互连线之间插入传输门，用于将它们连接到测试路径上，连接方式与上文类似。
硅中介层互连线测试
由于制造工艺的特殊性，使得它相较于普通传输线电阻更小但是电容更大。因此，TSV除了会发生和传统2D电路一样的开路或短路的故障外，还可能存在一些特有的结构缺陷，比如针孔和空洞。这些故障比较难以被捕获到，因为它们通常影响TSV的性能参数而不是逻辑功能，针对互连线的这些特点，将测试分为两步进行，先对所有TSV进行时域反射测试，确认没有故障后，再将TSV与水平互连线通过传输门连接起来组成测试路径，对所有水平路径进行故障测试。
TSV的结构破坏和空洞会增加其阻抗，甚至断路。针孔结构在TSV和硅基底之间产生了一个传导路径，会导致电荷通过它们之间的等效电阻和电容结构泄露出去。
3.1 垂直互连线的测试
时域反射测试原理：每个待测TSV分别发射矩形脉冲，在同一端口捕获反射波，发射脉冲将会在一些阻抗不匹配点产生反射，在制造中出现故障，会产生预期之外的反射。
TSV中出现结构破坏或空洞导致开路
如果电路结构没有出现问题，理想响应波形应如下图所示：
当电路中出现结构破坏或者空洞完全断开，发射信号会沿TSV传输到开路点处被完全反射回来，在输入端口被捕获到。而且，由于信号传输路径变短，实际响应信号的上升时间和传输延迟较理想测试响应波形的短。如下图所示：
TSV存在高阻抗故障的响应波形
假设TSV中的空洞仅导致传输线局部出现高阻态，发射信号仍会在这些阻抗不匹配点产生与之相位相同的反射波，并叠加在一起从同一端口输出。此时，由于发射信号在到达TSV末端之前就产生了反射波，实际响应信号的上升时间应小于理想的响应信号，而且传输线阻抗的增加，脉冲信号的传输延迟相应增加。
TSV存在针孔结构的响应波形
当故障是由于针孔结构引起垂直互连线上的电荷泄露时，TSV上输出的响应信号的幅值将低于理想信号的幅值，因为一部分电信号能量通过传导路径泄露到了硅基底。
3.2 水平互连线的测试
当完成TSV测试，确定它们没有故障后，利用这些TSV作为信号输入输出通道进行水平互连线的测试。在2.5D集成电路制造过程中，有两类故障可能会发生在水平连接上：开路故障和桥接故障。下图为测试路径示意图。
发射脉冲从N1端输入，反射波可以从N1-N5端观测到。如果待测互连线没有故障，其测试响应波形如下图所示，它可以作为后续故障检测中的理想信号。
存在开路故障
假设在互连线H4中存在开路故障，每个TSV输出的响应波形如下图所示。可以看到从N1和N2端观察到的响应波形的幅值高于理想波形，因为入射波和反射波同相，而其他端口由于信号传输路径被切断，所以没有输出信号。
存在桥接故障
如果H1和H3之间有桥接故障，仿真结果如图所示。根据响应波形，从N1端口输出的信号的能量小于响应的理想信号，因为反射波与入射波反相，信号被反射后从其他端口输出，因此N2-N5端口输出的信号能量变大。
通过理想响应波形和实际响应波形在上升时间、幅值、脉宽等参数的对比中可以看出，不同故障发生情况下得到的实际响应波形变化趋势。
