本题链接：

https://hdlbits.01xz.net/wiki/Bcdadd100

这里提供了一个 BCD 单位加法器 BCD _ fadd，该加法器将两个 BCD 数字和进位相加，并产生和和进位

实例化100个 bcd_fadd 以创建100位bcd并行加法器。加法器应将两个100位 BCD 数字（压缩为一个 400 位的向量）和一个进位相加，以产生100位和并输出。加法器应将两个 100 位的 BCD 数（打包成一个 400 位向量）和一个进位相加，以执行产生一个 100 位的和。

题目

提示:

实例数组或generate语句在这里很有用。

答案

在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。

当例化多个相同的模块时，一个一个的手动例化会比较繁琐。用 generate 语句进行多个模块的重复例化，可大大简化程序的编写过程。

参考资料：

5.2 Verilog 模块例化 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-generate.html