fpga verilog 中变量长度不合适会怎样

如果一个变量长度不合适.

比如定义了 reg [7:0] cnt_data_bit;

那么cnt_data_bit的范围是 0-255.不会出现比255再大的了.

所以,如果找不到原因,可能就是因为变量的位宽设置不合理.

那么最大是255,就不会进入:

程序就卡死了....