imec的2维半导体研究为突破摩尔定律提供新路径

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为了保持摩尔定律的发展，您可能会想象想要缩小晶体管，直到最小的部分只有一个原子厚。不幸的是，这不适用于硅。它的半导体特性需要第三个维度。但是有一类材料可以作为半导体，即使它们是二维的。一些最大的芯片公司和研究机构的新结果表明，一旦达到硅的极限，这些二维半导体可能是一条很好的前进道路。

在本周于 旧金山举行的IEEE 国际电子器件会议上发表的工作中，英特尔、斯坦福和台积电的研究人员针对制造 2D 晶体管最棘手的障碍之一提出了单独的解决方案：半导体相遇处的电阻尖峰金属触点。与此同时，imec的工程师展示了他们如何为商业级制造工艺扫清道路，并展示了未来二维晶体管的尺寸。北京和武汉的研究人员已经构建了最先进类型硅器件的二维等效物。

“硅已经达到了极限，”斯坦福大学电气工程教授Krishna Saraswat说。“人们声称摩尔定律已经结束，但在我看来并非如此。摩尔定律可以继续进入第三维。” 为此，你需要二维半导体或类似的东西，与斯坦福大学教授Eric Pop和H.-S合作的 Saraswat 说。Philip Wong在 3D 芯片上。由于它们具有缩小到小尺寸和相对较低的加工温度的潜力，二维半导体可以构建在多层中。

二维半导体属于一类称为过渡金属二硫化物的材料。其中，研究得最好的是二硫化钼。从理论上讲，电子应该比 MoS 2更快地穿过另一种这样的 2D 材料二硫化钨。但在英特尔的实验中，MoS 2设备更胜一筹。

二维半导体面临的最大障碍可能是与它们建立低电阻连接。这个问题被称为“费米能级钉扎”，但这意味着金属触点和半导体的电子能量之间的不匹配会对电流的流动产生高阻势垒。这种肖特基势垒的产生是因为界面附近的电子流入低能量材料，留下了一个抵抗电流的电荷耗尽区域。现在的目标是使该区域变得如此微不足道，以至于电子可以毫不费力地穿过它。

竞争对手的芯片制造商台积电和英特尔分别推出了不同的解决方案——锑

Saraswat 的学生Aravindh Kumar提出了针对 IEDM 报告的问题的两个解决方案之一。在之前的研究中，金是与 MoS2 形成晶体管的首选接触材料。但是沉积金和其他高熔点金属会损坏 MoS2，使势垒问题变得更糟。所以库马尔用铟和锡做实验，它们的熔点只有几百摄氏度。

沉积金会破坏二维半导体。但铟和锡不会损坏。阿拉文德·库马尔

但这些值非常低，以至于这些金属会在芯片加工和封装过程的后期熔化，这会使芯片暴露在高达 300-500 摄氏度的温度下。更糟糕的是，这些金属在加工过程中会氧化。在试图解决后一个问题时，库马尔修复了前一个问题。答案是将低熔点金属与金合金化。铟或锡首先沉积在 MoS 2上，保护半导体，然后用金覆盖以阻止氧气进入。该工艺产生具有 270 欧姆微米电阻的锡金合金和 190 欧姆微米电阻的铟金合金。并且这两种合金都应该稳定到至少 450 摄氏度。

竞争对手的芯片制造商台积电和英特尔分别推出了不同的解决方案——锑。TSMC Corporate Research 低维研究经理 Han Wang 解释说，这个想法是通过使用半金属作为接触材料来降低半导体和接触之间的能垒。半金属，例如锑，是一种表现得像处于金属和半导体之间的边界并且具有零带隙的材料。由此产生的肖特基势垒非常低，导致台积电和英特尔器件的电阻都很低。

台积电此前曾与另一种半金属铋合作。但是它的熔点太低了。与斯坦福大学的 Wong 一起工作的 Wang 表示，锑更好的热稳定性意味着它将与现有的芯片制造工艺更兼容，使设备更耐用，并在芯片制造过程的后期提供更大的灵活性。台积电首席科学家。

探索性逻辑项目经理Inge Asselberghs表示，除了制造更好的设备外，imec 的研究人员还对寻找将 2D 半导体集成到商用 300 毫米硅晶片上的途径感兴趣。使用 300 毫米晶圆，imec 探索 2D 设备最终可能会变得多小。使用二硫化钨作为半导体，研究人员形成了双栅极晶体管，其中 WS 2夹在控制流过电流的顶部和底部电极之间。采用图案化技巧，他们设法将顶栅缩小到 5 纳米以下。该特定设备的性能并不是特别好，但研究指出了改进它的方法。

另外，在本周晚些时候公布的研究中，imec 将展示 300 毫米兼容工艺优化步骤，以通过包括铝酸钆中间层等来改善 MoS 2晶体管特性。

Imec 制造了栅极长度小于 5 纳米的二硫化钨晶体管。IMEC

尽管像imec这样的双门器件是二维研究的常态，但北京大学、北京和武汉国家高磁场中心的工程师更进一步。今天的硅逻辑晶体管，称为 FinFET，具有一种结构，其中电流流过垂直的硅鳍，并由覆盖在鳍上的三个侧面的栅极控制。但是，为了继续缩小设备的尺寸，同时仍然驱动足够的电流通过它们，领先的芯片制造商正在转向纳米片设备。在这些中，半导体带堆叠起来；每个都被四面八方的大门所包围。由Yanqing Wu领导的北京研究人员 使用两层 MoS 2模拟了这种结构. 事实证明，该设备不仅仅是其部件的总和：与单层设备相比，2D 纳米片的跨导性能好于两倍，这意味着对于给定的电压，它驱动的电流增加了一倍以上。

英特尔模拟了堆叠 2D 设备的更极端版本。它的研究人员采用了六层 MoS 2和只有 5 纳米的栅极长度，而不是北京器件的两层和 100 纳米。与具有相同垂直高度和 15 纳米栅极长度的模拟硅器件相比，2D 器件封装在更多的两个纳米片中并且性能更好。尽管电子通过 MoS 2的速度比通过硅的速度慢，而且接触电阻要高得多，但所有这些都是如此。

Wu 及其同事随后又向模仿硅器件制造商的近期计划迈出了一步。根据定义，CMOS 芯片由成对的 N-MOS 和 P-MOS 器件组成。作为将更多设备塞入同一硅片区域的一种方式，芯片制造商希望将这两种类型堆叠在一起，而不是并排排列。英特尔在去年的 IEDM 上展示了这种称为 互补 FET (CFET)的硅器件。Wu 的团队尝试用二硒化钨替换堆叠设备中的一层 MoS 2层。然后，通过修改源极和漏极之间的连接，2D CFET 变成了一个逆变器电路，其占用空间与单个晶体管基本相同。

在 2D 半导体在大规模制造中获得一席之地之前，显然还有很多工作要做，但随着接触电阻的进步和新实验显示的潜力，研究人员充满希望。