科技深喉：英特尔PowerVia即将落地，已经展示测试芯片

给大家展示的这张图片是研发代号为“Blue Sky Creek”的测试芯片，这块芯片上已经改进完善了背面供电技术PowerVia。要知道，PowerVia和RibbonFET（全环绕栅极技术）是英特尔实现先进制程工艺的最牛的两项底层技术。按英特尔的代工思路，这两项技术是分开研发的。RibbonFET会在Intel 20A制程节点上一同推出，但针对Intel 20A和Intel 18A的供电技术PowerVia则有望提前落地，为代工服务（IFS）客户提前供应。

PowerVia这个背面供电解决方案看似原理不难解释，以往电源线和信号线总是抢占芯片上的同一空间，如今将供电放在晶元背后，就能在结构上将两者分开。它的实现可以在能效和性能两端提供更加灵活的芯片设计方案，特别是针对AI或图形计算上，可以提供尺寸更小、密度更高、性能更强的晶体管设计方案。在这块测试芯片上，芯片大部分区域的标准单元利用率都超过90%，同时单元密度也大幅增加，而且还拥有不错的平台散热性。从指标上来看，PowerVia可将平台电压（platform voltage）降低了30%，并实现了6%的频率增益（ frequency benefit）。

给大家深入聊聊这个”背面供电“。芯片厂商们最早将电源线和信号线分开的方案是IMEC开创的“埋入式电源轨”（BPR）。虽然大家都在努力做3D堆叠，但随着晶体管数量的提升，堆栈层数不能无限制增加，供电就是限制堆叠层数的最大障碍，这是因为目前供电方案是片外稳压器向金属层供电，要保证电能传输到每个逻辑单元，电流每经过一层金属层，布线电阻的存在就会损耗一部分电源电压，所以目前的方案不得不给供电端施加较大电压。所以背面供电从工程上最直接的好处就是供电电压可以降低 7 倍之多，这是基于目前模拟方案得出的结果，并非英特尔的PowerVia。6月11日至16日在日本京都举行的VLSI研讨会，英特尔将会展示这块测试芯片，届时不知道英特尔是否会展示具体的供电参数。

最后聊聊PowerVia的设计难点：“背面供电”技术需要将晶体管下方的硅减薄至500nm或者更小，由垂直穿过硅背面的微米级通孔供电，将硅的背面连接到埋入电源轨的底部。硅基层变薄，本来就意味着晶圆制造难度的成倍提升，更难控制电子散溢和穿透，另外，增加供电孔，也给硅基层制作提出了新的要求。

但是，带来的效益太可观了，让芯片厂不得不花大力气解决这些问题，最大的效益还是刚才提到的，增加晶元密度，目前来看，背面供电是让芯片迈入2nm的关键性技术。但在英特尔率先推进背面供电方案PowerVia之时，台积电却没啥反应。台积电表示并不打算在第一代N2工艺上使用GAA 晶体管和背面电源轨，估计会在第二代N2才会实现。

最后是说人话阶段：

1 . PowerVia提前落地，单独向代工客户提供，就无疑增加了英特尔代工业务的底牌。未来数年内，英特尔的制程工艺提升极大份额依赖于IDM 2.0代工业务是否能获得广大Fabless们的欢心。

2. PowerVia供电方案的落地，有利于英特尔在GPU等高密集产品上提供更好的设计方案，英特尔自身的Arc显卡有机会在硬件性能上追上甚至超越竞争对手。或许当我们看到A9开头的Arc显卡发布时，就是PowerVia提供的底层支撑。

3. 英特尔率先推PowerVia，我个人认为是在解决技术门槛的策略和底层技术上领先了台积电。我已经讲过很多次，芯片是做出来的，而不是设计出来的。说起来台积电的第二代N2和英特尔的Intel 18A都是2025年落地，但如果英特尔已经将PowerVia玩了两三代了，在N2制程上的落地上一定会比台积电更快。