VL60 使用握手信号实现跨时钟域数据传输

verilog的题目要和标准答案一致还是挺难的，因为题目总会有时序描述不清楚导致差1个clk

本题核心就是，发送端拉高req，ack是req同步过来的信号，然后发送端再检测ack的上升沿，检测到之后说明信号收到了，拉低req，ack也随着拉低，然年后data等5个clk接着发送，req也同步拉高，如此循环。唯一要注意的就是接收端的ack和发射端的ack检测之间差几个clk，要保证同步，才能让data正确隔5个clk发送一个数据，不然会错位，这里接收端req打了一拍再用的，因为边沿检测也是一个clk延迟