一、概览

二、激励文件结构

    VHDL激励文件结构和设计文件较为类似，下面以3-8译码器的激励文件对结构进行说明。

激励文件主要包括：

1）库的声明与使用

2）实体的申明

3）结构体的申明

4）元件的声明

5）设计文件实体例化

6）信号生成

三、样例

通常设计根据输入与输出的时间关系分为组合逻辑和时序逻辑，样例也针对2种场景提供。

3.1 组合逻辑

以一个3-8译码器为例，输入的真值表逻辑见下图，真值表逻辑是根据输入的数字X，输出Y中下标为值X的为1，其余为0，将X用二进制表示即为sel[2:0]的3比特。

设计文件代码

测试文件代码

综合结果，选择输入sel连接到8个LUT4，每个LUT4对应译码输出X中的一位，无时序逻辑单元触发器。

仿真结果，输出信号Y中对应索引值为sel的为0，符合预期

3.2 时序逻辑

时序逻辑选用触发器的设计进行示例，设计文件代码。

测试文件代码

综合结果：综合出一个FDCE

仿真结果：

四、常用编写

下面将介绍激励编写中常用到的描述

4.1 时钟信号

a）占空比为50%

b）非50%占空比

c）差分端口占空比为50%

4.2 延时

a) 指定延时时间

4.3 循环

a) loop语句

b) for语句

c)while语句

4.4 进程

a) 组合逻辑

b)时序逻辑

时钟下降沿触发，异步复位

时钟下降沿触发，同步置位

时钟上升沿触发，异步复位

时钟上升沿触发，同步复位