LabVIEW FPGA番外篇：实验74-基于FPGA的半桥-全桥-H桥-3相电机控制

        本节实验展示的FPGA半桥控制VI程序，可直接用于控制半桥中的数字开关（FET或IGBT）。该半桥FPGA VI模块使用中心对齐的PWM发生器和上升沿延迟模块，可以生成半桥中的高侧和低侧FET数字输出。其中，中心对齐的PWM输出子VI和上升延迟子VI，本节实验已经给大家提取准备好了，如图1所示。

        图1中的FPGA半桥输出程序，有3个输入控件：FET导通持续时间、PWM信号周期（定义占空比）以及延迟FET信号上升沿时间，如图2所示；两个输出分别是高端和低端FET器件的数字信号，如图3所示。并且，这些VI支持在单周期定时循环里面运行。

        如果将两个FPGA半桥模块并联使用，可以变成H桥控制器来控制有刷直流电机；如果将3个FPGA半桥模块并联起来，那么可以用来控制无刷直流电机。

        当然，最核心的还是定时循环里面的那个产生半桥输出的子VI，双击打开之后，可以看到里面有两个子VI，也就是前面我们提到的“中心对齐PWM输出.vi”和“上升沿PWM延迟.vi”，如图6所示。