本题链接：

https://hdlbits.01xz.net/wiki/Adder100

创建一个100位二进制加法器。加法器将两个100位数字和一个进位相加，生成100位和并执行。

预期解决方案长度：大约1行。

题目

提示:

这里要实例化的全加器太多了，但使用过程赋值效果很好。另请参阅加法器的解决方案。

答案

当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。

Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。

• [bit+: width] : 从起始 bit 位开始递增，位宽为 width。

• [bit-: width] : 从起始 bit 位开始递减，位宽为 width。

参考内容：

2.3 Verilog 数据类型| 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-data-type.html