什麼是晶圓級封裝?

      晶圓級封裝(Wafer Level Packaging)簡介晶圓級封裝(WLP，Wafer Level Package) 的一般定義為直接在晶圓上進行大多數或是全部的封裝測試程序，之後再進行切割(singulation)製成單顆組件。而重新分配(redistribution)與凸塊(bumping)技術為其I/O繞線的一般選擇。WLP封裝具有較小封裝尺寸(CSP)與較佳電性表現的優勢，目前多用於消費性IC的封裝應用(輕薄短小)。    常見的WLP封裝繞線方式如下：1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Gold stud/Copper post, 4. Flex Tape等。此外，傳統的WLP封裝多採用Fan-in 型態，但是伴隨IC信號輸出pin數目增加，對ball pitch的要求趨於嚴格，加上部分組件對於封裝後尺寸以及信號輸出腳位位置的調整需求，因此變化衍生出Fan-out 與Fan-in + Fan-out 等各式新型WLP封裝型態，其製程概念甚至跳脫傳統WLP封裝。

Wafer Level Packaging 

在傳統晶圓封裝中，是將成品晶圓切割成單个晶片，然後再進行黏合封裝。晶圓級封裝(WLP)，顧名思義，就是在晶片還在晶圓上的時候就對晶片進行封裝: 保護層可以黏接在晶圓的頂部或底部，然後連接電路，再將晶圓切成單個晶片。

    In conventional packaging, the finished wafer is cut up, or diced, into individual chips, which are then bonded and encapsulated. Wafer-level packaging (WLP), as its name implies, involves packaging the die while it is still on the wafer: protective layers may be bonded to the top and/or bottom of the wafer, then electrical connections are prepared and the wafer is diced into individual chips.

To provide a baking analogy, traditional packaging is similar to frosting individual cupcakes, while WLP is like frosting a whole cake and then slicing it into pieces. Because the sides are not coated with WLP, the resulting packaged chip is small in size (roughly the same size as the chip itself), an important consideration in footprint-sensitive devices such as our smartphones. Other advantages include streamlined manufacturing and the ability to test chip functionality before dicing.

   

Fan-Out 扇出型封装的兴起

         

扇出（Fan-Out）的概念是相对于扇入（Fan-In）而言的，两者都遵循类似的制程。当晶片被加工切割完毕之后，会放置在基于环氧树脂模制化合物的晶圆上，这被称为重构晶圆。然后,在模制化合物上形成再分布层（RDL）。RDL是金属铜连接走线，将封装各个部分进行电气连接。最后，重构晶圆上的单个封装就会被切割。

两者最大的差异就来自于RDL布线。在扇入型封装中，RDL向内布线，而在扇出型封装中，RDL既可向内又可向外布线。其结果就是，扇入型封装最大只能容许约200个I/O，而Fan-Out扇出型封装可以实现更多的I/O。

FOWLP封装技术

根据摩尔定律(Moore's Law)：积体电路上可容纳的晶体数目，约两年（18个月）增加一倍。然而，自2013年开始，此发展就有趋缓的现象，半导体产业制程成本与风险逐渐提高，该如何延续、超越摩尔定律，成为业界艰难的挑战。而FOWLP有十年以上的发展历史，技术已臻成熟，成为备受讨论的选项之一。

FOWLP技术应用在无线通讯装置、汽车，以及智慧型手机等多元领域，能因应高阶晶片所需要的I/O高密度需求，又不用使用IC基板，降低封装厚度，因此吸引台积电等半导体大厂投入研发推广。2017年市场规模约2亿美元，预计2018年将成长至4亿美元。

FOWLP技术原为德国Infineon Technologies所开发，FOWLP最大的特点在于，在尺寸相同的晶片下让重分布层范围更广，晶片脚数更多，单晶片可以整合更多功能，并达到无载板封装、薄型化以及低成本等优点。然而一开始因良率未达期望，因此并未普及，但各大企业仍不放弃，自行改良优化，应用于手机等领域。如台积电以此技术为基础，开发扇出型晶圆级封装，生产苹果iPhone 7/7Plus手机所需要的A10处理器。

半导体制造厂若能适当使用FOWLP封装技术，可将前后段制程整合于直径300毫米（mm ）晶圆上的矽裸晶（Silicone Die ），大幅降低生产成本。而且，无论是印刷载板、液晶面板用的玻璃载板都适用此技术。

先进封装制程的产品应用

晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势，目前多用于消费性IC的封装应用(轻薄短小)。
      

封装、基板、主要应用和终端客户整理(2022) 

晶圆级封装

前景:    

随着5G 通讯网路、人工智慧、汽车电子、智慧移动终端、物联网的需求和技术不断发展，市场需求不断扩大，根据Accenture 预计，到2026 年全球5G 晶片市场规模将达到224.1 亿美元，为封装企业提供良好的发展机会。  

晶圆级封装(Wafer Level Packaging)

简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势，目前多用于消费性IC的封装应用(轻薄短小)。

PLP板面级封装

下一阶段的先进封装技术发展，期望藉由更大面积的生产，进一步降低生产成本的想法下，技术重点在于载具由晶圆转向方型载具，如玻璃面板或PCB 板等…，如此一来可大幅提升面积使用率及产能，FOPLP 成为备受瞩目的新兴技术，可望进而提高生产效率及降低成本。

随着人工智慧(AI) 、物联网(IoT)和5G 的兴起， 带动了大量的IC 晶片需求，而许多应用所需的Sensor感测器IC 对于线宽/ 线距要求较低，加上终端产品晶片同质、异质整合需求提升， 使得扇出型持续朝多晶片大封装尺寸迈进， 而扇出型晶圆级工艺面积使用率较低( 晶圆面积使用率95 %)，在加速生产周期及降低成本考虑下，封装技术开发方向已由FOWLP 转向可在比300 毫米晶圆更大面积的面板( 方形面积的载具) 上进行的FOPLP。目前分为两大技术：(1) 采用FPD 制程设备为基础。(2) 采用PCB 载板制程为基础。期望藉由FOPLP 的技术研发，带来更高的生产效益及成本竞争力。

PLP面板级封装优势:

· Higher number of processed die than wafer   

   Die数高于晶圆· Lower manufacturing cost 

   更低的制造成本· More die yield, less waste

   Die成品率高，浪费少

面积使用率大幅提升可有效降低成本， 增加产品竞争力

以主流12" / 300 mm 晶圆与300 mm 正方形玻璃为载具做扇出型封装， 方型载具产量为晶圆的1.4 倍。

再以主流12”晶圆与主流方形载具尺寸约600 mm 相比， 方形载具产量为晶圆的5.7 倍。