本题链接：

https://hdlbits.01xz.net/wiki/Adder100i

通过实例化100个完整的加法器，创建一个100位的二进制并行加法器。加法器将两个100位数字和一个进位相加，生成100位和并执行。为了鼓励你实际实例化完整的加法器，还可以从并行加法器中的每个全加器输出进位。cout[99]是最后一个全加器的最终进位，也是您通常看到的进位。

题目

提示:

需要实例化许多完整的加法器。实例数组或 generate 语句在这里会有所帮助。

答案

for 循环语法格式如下：

initial_assignment 为初始条件。

condition 为终止条件，condition 为假时，立即跳出循环。

step_assignment 为改变控制变量的过程赋值语句，通常为增加或减少循环变量计数。

一般来说，因为初始条件和自加操作等过程都已经包含在 for 循环中，所以 for 循环写法比 while 更为紧凑，但也不是所有的情况下都能使用 for 循环来代替 while 循环。

参考资料：

4.7 Verilog 循环语句 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-loop.html