【转】兆芯KX-5000/KX-6000微架构及架构讲解

手头上收藏有KX-5000在2017年发布时的PPT，很多人没有这方面的资料或者知之甚少。这次发出来让大家对国产X86 CPU有更多的了解。



KX-5000是兆芯在2017年12月28日发布 的产品，是当时国产CPU第一个做到双通道DDR4以及PCIE 3.0的。
微架构方面，准确的说应该是以赛亚的魔改，官方说法是设计全过程由国内团队在本土完成。
KX-6000是KX-5000的换工艺提频版，实际内核（通常也称微架构）和KX-5000应该是同一个。
下面是KX-5000的微加构PPT。内容说明：
IPC+25%，是兆芯当时请赛普评测中心测试的，在相同版本的ICC编译器和linux系统下进行的测试。ZXC是16.0分，KX-5000是19.9分，所在官方宣称IPC提供25%。实际上geekbench测试的单核分数提升是29%左右，这个说法并不跨张。
单芯片性能提升140%，原来ZXC是4核，KX-5000是8核并且改善了单核性能以及多核互联。SPECint2006_Rate分数是原来的2.4倍。

WuDaoKou（五道口）全新内核：流水线从以赛亚的20级缩小至15级，增加了 X86 指令缓冲器，提供了更精确的循环缓冲功能，全新访存单元，改进分支预测算法，改进乱序执行算法等。这种幅度的改进，称之为全新内核完全不过份。

全新互联：4核一个簇，簇内部四核之间实现全互联，簇与簇通过内部总线互联组成8核。全新的内部多节点互联总线（CPU簇到簇，簇到DDR，PCIE之间），GPU直连在总线上。相比上一代ZXC，DDR与GPU，PCIE等需要通过FSB总线连接到CPU上，KX-5000的内存带宽及延时等得到极大改进。
在片内集成了DDR4与PCIE 3.0等高速IO，已经达到了当时（2017年）的国际主流设计模式。
龙芯到2019年的3A4000仍无未能做到片内集成PCIE3.0这样的高速IO，透过HT总线在桥片内布置的PCIE必然会受到HT总带宽的影响，延时会也大很多。

KX-5000的整个系统架构图，虽然内部已经集成了GPU和PCIE，但是这时候南桥仍然是独立的。

KX-5000的设计版图细节：

开发及验证过程，请各位自行观看，不再赘述：

下面接着谈KX-6000的

由于KX-6000是KX-5000的架构的换工艺提频版，微架构方面两者基本上是一致的。
其他方面变化：
1.增加了集成度，将南桥也集成到了CPU内部，成为了单芯片结构。
2.减少了8个PCIE 3.0
3.使用兆芯使用开发的ZIP 2.0总线，增加了双路互联的支持，可以组成双系统16核。

KX-6000/KH-30000上新增了兆芯自主开发的ZPI 2.0多路互联总线，每路提供128Gbps

 2017年时，ZXC，KX-5000与i3及A10-7850的性能对比：

2018年9月，微型计算机杂志拿到KX-6000的样机测试，与i5-7400的对比数据：

 有人说兆芯不能自己扩展指令集，将来发展会受到限制。然而事实上，兆芯KX-5000,KX-6000就已经加上了自行扩展的国密算法指令集，说明兆芯没有这方面的限制。

兆芯某段招聘视频上流出来的KX-6000晶体管数量为20亿。

（PS：刑啊，这都能扒出来）