4、反相器
2023-04-03 23:50 作者:sjenixnkendnjdb | 我要投稿
Practice: Create a module that implements a NOT gate.
翻译：搞一个反相器。
module top_module( input in, output out );
assign out = !in;
endmodule
注：在Verilog中，取反有两种，一种是~（按位取反）：它的含义是全部位取反，如1101，按位取反后为0010；一种为！，这种只能取一位，如！1=0,同时当多位时，如011，只要有一位不为0，我们就认为其为1，则！011 = 0，与此同时！000 = 1。
