STA-集成电路静态时序分析-刘峰-摘抄

先看个大概，有个框架

门单元的时序参数：信号转换延时；逻辑门延时；

时序单元相关约束：

建立时间；

保持时间；

恢复时间；

移除时间；

最小脉冲宽度；

时序路径：

时钟特性：

时序弧：跳过

PVT环境：这部分内容大概了解

TYP:经典工艺；

BCF：最快的工艺，最低的工艺温度

WCS：最慢的工艺、最高的工艺温度

ML:最快的工艺，最高的工艺温度；

TL工艺：

时序计算单位：

第四章 感觉是工艺这一套；

第六章 时序约束

SDC：全称为Synopsys设计约束，SDC的格式是一种业界标准，包括：时钟约束，I/O输入输出约束/虚路径约束/多周期约束

时钟信号：参考的标准；

创建时钟：

时钟源点；

时钟周期；

时钟占空比；

时钟转换延时：时钟在高低电平状态下切换所需要的延时；

时钟不确定：由于实际时钟本身与理想时钟有一定的偏差，所以通过时钟不确定来涵盖这些实际的导致误差的因素，时钟抖动，时钟偏斜（建立时间和保持时间在时钟不确定时设置）

时钟延迟：时钟信号从时钟源输出到达时序单元输入端是需要传播时间的；

生成时钟：通过主时钟产生的，类似于PLL产生其他时钟一个思路；

虚拟时钟：

最小时钟脉宽：

I/O延时约束：

设置输入延时；

设置输出延时；

I/O环境建模约束：

输入驱动建模；

输出负载建模；

时序例外：

多周期路径设置；

伪路径设置；

最大延时和最小延时设置；

恒定状态约束：

6.7 时序设计规则约束：

最大转换时间；

最大电容负载；

最大扇出；

7 串扰噪声（现阶段不需要）

噪声的定义：噪声容限；抗噪声能力；

噪声的来源：电容耦合；电荷分享；电荷泄露；IR压降；互感效应；热效应；工艺偏差；

噪声恶化的原因：布线密度加大；金属线厚度增加导致侧面积增加；布线层增多；工作频率增高；工作电压降低；

噪声的体现形式：

噪声相互作用形式：

NLDM噪声计算模型：

噪声延时计算方法：

时间窗口：

优化噪声的物理方法：

CCS噪声模型：

第8章 单元时序建模实战

第九章 静态时序分析实战（ETS） 不是这个软件，没必要看；

第十章 tcl脚本语言：更没有必要看，用到具体的学学

第十一章：tcL && PT后面实战的时候看；

实战：看西南交大老师的课，实战；

PT静态时序分析实战：

https://blog.csdn.net/qq_38453556/category_10594239.html