LPDDR5 Timing budget

LPDDR5最高速率6400Mbps，1UI=156.25ps。无论是写或读，1UI要被soc phy、dram和 interconnect分配。

wirting：

SOC LPDDR5 PHY: 输出侧的上升沿不是每次都完全一致，由于clk的抖动和电源的波动，会产生边沿的jitter，吃掉一些margin。

Interconnect：互联部分由于阻抗不匹配、ISI、crosstalk等等会导致信号衰减，信号变差，吃掉margin。

Dram：做为接收端，必须满足一定的眼图要求才能正确被接收到，也要占一些timing。