关于“摩尔定律”即将走向终结的讨论越来越热烈，“后摩尔时代”似乎就要来了。那么一个问题随之而来：在现有的工艺制程下，如何才能继续提升芯片的性能，又能使成本不变甚至降低？
Chiplet 技术，被业内视为可能是摩尔定律（当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍）放缓后非常有效的解决方向之一。
近几年，这个概念逐渐落地，AMD、英特尔、台积电、英伟达等国际芯片巨头均纷纷入局 Chiplet。同时，随着加入进来的企业越来越多，设计样本也越来越多，开发成本也开始下降，大大加速了 Chiplet 的生态发展。
据 Omdia 报告，到2024年，Chiplet 的市场规模将达到58亿美元，2035年超过570亿美元，Chiplet的全球市场规模将迎来快速增长。
那么， Chiplet 具体是什么意思？它解决了哪些问题？背后带动了哪些产业？有哪些相关公司？未来空间有多大？

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Chiplet 定义、特性及优劣势

1、定义

Chiplet 通常被翻译为“粒芯”或“小芯片”。单从字面意义上可以理解为更为“粒度更小的芯片”。
事实上，Chiplet并非一个新的概念，其概念最早源于1970年代诞生的多芯片模组，即由多个同质或异质的较小芯片组成大芯片，也就是从原来设计在同一个SoC中的芯片，分拆成不同的小芯片再根据需要重新加以封装或组装。
简单来说，Chiplet是指将不同工艺制程、不同功能，甚至不同材质的Chiplet，如同搭积木一样，通过先进封装技术集成在一起，从而形成一个系统级芯片（SoC)，以平衡芯片计算性能与研制成本。

2、特性

（1）异构集成：

将多个不同工艺节点单独制造的芯片封装到一个封装内部，可以对采用不同工艺、不同功能不同制造商制造的组件进行封装。例如将不同厂商的7nm、10nm、28nm、45nm的小芯片通过异构集成技术封装在一起。

（2）异质集成：

将不同材料的半导体器件集成到一个封装内，可产生尺寸小、经济性好、灵活性高、系统性能更佳的产品。如将Si、GaN、SiC、InP生产加工的芯片通过异质集成技术封装到一起，形成不同材料的半导体在同一款封装内协同工作的场景。

3、与传统SoC方案相比优劣势

（1）Chiplet 模式可以自由选择不同分区的工艺节点

传统的 SoC 芯片在制造上必须选择相同的工艺节点。然而不同的芯片的工艺需求不同，如逻辑芯片、模拟芯片、射频芯片、存储器等往往成熟制程节点是不同的，模拟芯片如果采用高级制程可能会导致漏电、噪声等问题，SoC 芯片统一采用相同的制程反而会造成一定的麻烦。而 Chiplet 模式则可以自由选择不同裸芯片的工艺，然后通过先进封装来进行组装，相比 SoC 则更具灵活性，更具优势。

（2）Chiplet 模式有利于提高良率，降低制造成本

传统 SoC 架构会增大单芯片面积，这会增大芯片制造过程中的难度，由缺陷密度带来的良率损失会增加，从而导致 SoC 芯片的制造成本提升。而 Chiplet 方案将大芯片分为多个裸芯片，单位面积较小，相对而言良率会有所提升，从而降低制造成本。

（3）Chiplet 模式可以实现产品设计重复使用，缩短上市周期

由于 SoC 方案采用统一的工艺制程，导致 SoC 芯片上的各部分要同步进行迭代，这使得 SoC 芯片的迭代进程放缓。Chiplet 模式可以对芯片的不同单元进行选择性迭代，迭代部分裸芯片后便可制作出下一代产品，大幅缩短产品上市周期。

（4）Chiplet 模式目前还存在对先进封装技术要求高、散热能力差等问题

实现各裸芯片之间的开孔、电镀需要精密的操作，要保证各裸芯片之间的数据实现高速、高质量传输，这都需要更高难度的封装技术。更多裸芯片堆叠到一起，会造成散热能力较差的情况，这些都给 Chiplet 模式提出了新的技术难题。

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目前采用 Chiplet 技术的成功产品

1、华为：基于 Chiplet 技术的 7nm 鲲鹏 920 处理器

华为推出的鲲鹏 920 是业界领先的 ARM-based 处理器，该处理器采用 7nm 制造工艺，基于 ARM 架构授权，由华为公司自主设计完成，通过优化分支预测算法、提升运算单元数量、改进内存子系统架构等一系列微架构设计，大幅提高处理器性能。典型主频下， SPECint Benchmark 评分超过 930，超出业界标杆 25%。同时，能效比优于业界标杆 30%。鲲鹏 920以更低功耗为数据中心提供更强性能。该处理器创建了相干缓存子系统以将多核集成到单个小芯片中，同时开发了专用并行小型 IO 块，以实现二维封装解决方案的高带宽芯片间连接。

2、AMD：联手台积电推出 3D Chiplet 产品

AMD 于 2021 年 6 月发布了基于 3D Chiplet技术的 3D V-Cache，该技术使用的是台积电的 3D Fabric 先进封装技术，将包含 64MB L3Cache 的 Chiplet 以 3D 堆叠的形式与处理器进行了封装。2022 年 3 月 AMD 推出了 Milan-X霄龙处理器，该处理器是基于 Milan 的第三代处理器 EPYC 7003 的升级版本，通过使用AMD 的 3D V-Cache 堆叠技术实现了 768 MB 的 L3 缓存。Milan-X 是一个包含 9 个小芯片的 MCM，其中包括 8 个 CCD 裸片和 1 个大型 I/O 裸片。

3、苹果：采用台积电 CoWos-S 桥接工艺的 M1 Ultra 芯片

苹果 2022年3月发布的M1 Ultra芯片采用了独特的 UltraFusion 芯片架构，借助台积电的CoWos-S技术，通过两枚 M1 Max 晶粒的内部互连，实现了性能的飞跃。M1 Ultra 在新架构下，晶体管数量达到了 M1 的 7 倍多，同时两颗 Max 之间的互连频宽可达 2.5TB/s。M1 Ultra内部集成内存 128GB，包含 8 个 16 层堆叠的 HBM（高带宽内存）堆栈的内存部件，核心传输速率达 3200M，实际传输带宽超过 800GB/s。这款产品实现了 Apple 芯片与 Mac 系列电脑的又一次重大飞跃，具有里程碑意义。

03

Chiplet 可能会推动的产业

1、封测产业

（1）原因

相比 SoC 封装，Chiplet 架构芯片的制作需要多个裸芯片，单个裸芯片的失效会导致整个芯片的失效，这要求封测公司进行更多数量的测试以减少失效芯片带来的损失。而且，Chiplet 本身就是一种封装理念，对于封装产业的推动不言而喻。

（2）定义

封测是集成电路产品制造的后道工序，指将通过测试的晶圆按产品型号及功能需求加工得到独立集成电路的过程，可分为封装与测试两个环节。
封装：将通过测试的晶圆进行加工得到独立芯片的过程，使电路芯片免受周围环境的影响（包括物理、化学的影响），起着保护芯片、增强导热（散热）性能、实现电气和物理连接、功率分配、信号分配，以沟通芯片内部与外部电路的作用，它是集成电路和系统级板如印制板（PCB）互连实现电子产品功能的桥梁。通常认为，集成电路封装主要有电气特性的保持、芯片保护、应力缓和及尺寸调整配合四大功能。
测试：主要是对芯片产品的性能和功能进行测试，并挑选出功能、性能不符合要求的产品。封测环节的测试工艺包括后道检测中的晶圆检测（CP）及成品检测（FT）。

（3）相关公司

国内集成电路测试企业可分为三个梯队
按照技术储备、产品线、先进封装收入占比等指标，可将国内集成电路企业大致分为三个梯队：第一梯队已实现了 BGA、LGA 和 CSP 稳定量产，具备部分或全部第四阶段封装技术量产能力，同时在第五阶段晶圆级封装领域进行技术储备或产业布局，国内企业以长电科技、通富微电和华天科技为代表；第二梯队企业产品以第一、二阶段为主，并具备第三阶段技术储备，这类企业大多为国内区域性封测领先企业；第三梯队企业产品主要为第一阶段通孔插装型封装，少量生产第二阶段表面贴装型封装产品，这类企业以众多小规模封测企业为主。

封测为我国集成电路领域最具竞争力环节，共有三家企业营收位列全球前十
在集成电路设计和制造环节，我国和世界顶尖水平差距较大，特别是在制造领域最为薄弱，而封测环节则为我国集成电路三大领域最为强势的环节。近年来，国内封测龙头企业通过自主研发和并购重组，在先进封装领域正逐渐缩小同国际先进企业的技术差距。我国封测企业在集成电路国际市场分工中已有了较强的市场竞争力，有能力参与国际市场竞争。根据 ittbank 数据，2021 年全球营收前十大封测厂商排名中，有三家企业位于中国大陆，分别为长电科技、通富微电和华天科技。

2、IP产业

（1）原因

Chiplet 方案降低了芯片设计的成本与门槛，IP 复用提高了设计的灵活性。后续 IP 公司有望实现从 IP 供应商向 Chiplet 供应商的身份转变，增加在产业链中的价值。

（2）定义

半导体 IP 是指集成电路设计中预先设计、经过重复验证的、可重复使用的功能模块。半导体 IP 服务于芯片设计，因部分通用功能模块在芯片中被反复使用，半导体 IP 即为此类预先设计好的功能模块，从而在芯片设计中结合使用 EDA软件与半导体 IP 来缩短芯片设计周期、降低开发成本。IP 由于性能高、功耗优、成本适中、技术密集度高、知识产权集中、商业价值昂贵，是集成电路设计产业的核心产业要素和竞争力体现。

（3）目前IP公司的创收模式

IP 创收模式为前期授权与后期版税。半导体 IP 授权业务主要是将集成电路设计时所需用到的经过验证、可重复使用且具备特定功能的模块（即半导体 IP）授权给客户使用，并提供相应的配套软件与技术支持。知识产权授权模式为向客户交付 IP 时进行一次性收费，特许权授权即版税的付费模式为客户完成芯片量产和销售后按费率产生收入，版税收入将依赖于客户搭载 IP 产品的销量。

（4）相关公司及竞争格局

全球半导体 IP 行业高度集中，CR3 达到 66.2%。IP 行业市占率第一为 ARM，ARM 在处理器 IP 方面具有绝对优势，并且在版税收入上也保持大幅领先地位，2021 年市占率 40.4%，第二第三分别为 Synopsys 和 Cadence，行业整体高度集中于前三位玩家，CR3 达到 66.2%，CR10 为 79.3%。国内厂商芯原股份 2020 年占据 2%的份额，排名第七。2021 年大部分 IP 厂商营收均保持较高增速，行业整体增长 19.7%至 54.5 亿美元。

IP 龙头厂商产品覆盖较广，其余厂商多专注于少数品类。主要的三家龙头 IP 供应商经过多年发展后积累了覆盖较为广泛的产品组合，ARM、Synopsys 与 Cadence 产品基本涵盖大部分品类的 IP，而其他厂商如 SST、Imagination 与CEVA 等均较专注于某一品类的 IP，如 SST 主要在存储 IP 上具有领先地位，Imagination 为 GPU IP 龙头，而 CEVA为 DSP IP 龙头。国内企业中，芯原股份也正逐渐拓宽产品宽度，向平台型 IP 厂商发展，而其他厂商如寒武纪、国芯科技、锐成芯微等产品分布上仍相对集中。

从产业生态角度看，国内代工厂正在逐渐崛起，随着代工厂工艺的不断更新迭代以及产能的持续扩充，未来国产 IP 厂商有望实现与代工厂的深度绑定，从而构筑完整的国产 IP 产业生态。已上市公司中 IP 企业包括芯原股份、国芯科技、寒武纪，同时非上市公司中 IP 企业包括锐成芯微、牛芯半导体、芯动科技、灿芯半导体、芯耀微、和芯微、华夏芯、芯启源、纳能微等。

3、EDA产业

（1）定义及原因

制造类 EDA 是指面向晶圆制造端、封测端的 EDA 工具。在晶圆端，EDA 主要负责器件建模以及仿真并生成 PDK 数据，同时与 MES、EAP 等厂务自动化软件系统进行结合。现代晶圆厂、封测厂所面对的制造体系日趋庞大，步骤更加繁琐，EDA工具平台可获取并处理的数据量得到扩充，因此也可用于检测、分析上述数据并给予良率提升解决方案。在封测端，EDA 主要面向封装设计、仿真和验证工具等。因此对于国内芯片制造企业而言，尤其是在发展先进制造工艺的过程中 EDA 工具扮演了重要的角色，上述在制造端获得的数据需要和芯片设计端进行交互并提出修改意见或方案，以做到设计-制造协同。

（2）相关公司

EDA 与 IP 具备业务协同效应。EDA 产品与 IP 核商业模式相似，并且 EDA 厂商与 IP 厂商面临相同客户，为客户同时提供 EDA 产品与 IP 产品将带来更大价值。EDA 龙头公司 Synopsys 与 Cadence 均在 IP 领域有深度布局，市占率分别在第二与第三的位置，而另一 EDA 龙头 Simense EDA 前身为 Mentor graphics，在其创立早期阶段也曾涉足 IP领域。国内 EDA 企业如华大九天、芯愿景等在 IP 领域也具备一些产品线。

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发展进展

1、UCIe：实现 Chiplet 互联标准的关键

随着 Chiplet 逐步发展，未来来自不同厂商的芯粒之间的互联需求持续提升。今年三月份出现的 UCIe， 即 UniversalChiplet Interconnect Express，是一种由 Intel、AMD、ARM、高通、三星、台积电、日月光、Google Cloud、Meta 和微软等公司联合推出的 Die-to-Die 互连标准，其主要目的是统一 Chiplet（芯粒）之间的互连接口标准，打造一个开放性的 Chiplet 生态系统。UCIe 在解决 Chiplet 标准化方面具有划时代意义。

2、借助 UCIe 平台，未来有望实现更加完整的 Chiplet 生态系统

UCIe 产业联盟发布了涵盖上述标准的 UCIe1.0 规范。UCIe 联盟在官网上公开表示，该联盟需要更多半导体企业的加入，来打造更全面的 Chiplet 生态系统。同时，加盟的芯片企业越多，意味着该标准将得到更多的认可，也有机会被更广泛的采用。UCIe标准出现的最大意义在于，巨头们合力搭建起了统一的 Chiplet 互联标准，这将加速推动开放的 Chiplet 平台发展，并横跨 x86、Arm、RISC-V 等架构和指令集。在 UCIe 标准下，未来或许能推出同时集成 x86 的 Chiplet 芯片和 RISC-V 的Chiplet 芯片的处理器，并通过架构的混用同时满足 PC 和移动应用生态的需求。

3、Chiplet 对未来产业的或有影响

传统的半导体产业链或被重塑。Chiplet产业会先经历一个各自为营的过渡期，后形成真正完整的“晶体管级复用”时代。