fpga verilog语法篇 2模块设计 3函数设计

这里说的函数,就是代码块,

在verilog中,代码块是分类的,

可以分为下面三种:

只执行一次. (initial,用于初始化)

按照时序执行,根据脉冲的上升沿或下降沿执行.(always,时序逻辑)

不按时序,一直执行.(assign,组合逻辑)

程序块的位置,在模块的下面位置.