时序约束概述
一、什么是时序约束
物理约束和时序约束
物理约束：I/O接口约束、布局约束、布线约束与配置约束。
时序约束：PCB走线的传播时延、内部的走线时延、逻辑器件处理时间门延时。现在大头是走线时延。
FPGA的时序分析与约束：设计者根据实际的系统功能，通过时序约束的方式提出时序要求；FPGA编译工具根据设计者的时序要求，进行布局布线；编译完成后，FPGA编译工具还需要针对布局布线的结果，套用特定的时序模型，给出最终的时序分析和报告；设计者通过查看时序报告，确认布局布线后的时序结果是否满足设计要求。
二、为什么要做时序约束
没有任何设计约束的工程，编译器工作时会以最严格的要求进行约束。而编译器并不知道哪些是关键路径；但是内部资源是有限的，当你对一些不需要严格约束的路径进行过约束，那么对于其他关键路径就会因为资源不足进行了欠约束，最终导致时序难以收敛，即难以达到所要求的设计要求。
所以设计者必须添加最恰当的时序约束，将设计的需求准确的传达给编译工具，这样才有可能指导工具进行资源的合理分配，保证系统的基本性能得以实现。
三、时序约束的基本路径
1. FPGA内部寄存器之间的时序路径；reg2reg
2. 输入引脚到FPGA内部寄存器的时序路径；pin2reg
3. FPGA内部寄存器到输出引脚的时序路径，reg2pin
4. 输入引脚到输出引脚之间的时序路径，pin2pina
只是二次翻看吴厚航著的《FPGA时序约束与分析》简单记录。由于是自己个人记录，知识不会有一个很好的体系，仅供娱乐。
