【计算机组成原理（三）】先行进位加法器/超前进位加法器原理及延迟时间计算
2023-06-01 15:13 作者:Boanerges113 | 我要投稿
n-bits的CLA，最后一个进位信号可以由n+1个逻辑blocks相加，最长的那个logic block是由n+1个输入相乘（这两点可以从递推式中看出），对于进位部分可以总结为PG计算-AND-OR的3T计算层次。
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异或门时延3T，mormal gate时延T
这个4-bits的CLA中时延是6T
然后异或门固定只讨论只有两输入的情况
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CLA部件固定2T输出所有进位信号
对于4-bits的CLA，计算完所有进位信号后，
就直接计算当位信号S，
当位信号S就需要前一个进位信号C去参与一个异或门就行
总结：
预备信号P, G求解，有与门，XOR或OR，取最长的
CLA模块对进位信号求解，固定为2T（里面是求每个展开logic block的积的与门，和求和所有积的或门）
最后是求当位信号S的与或门（3T）
如果不考虑门之间的时延差别，那就是T+2T+T = 4T
注：进位信号的递推式可以是XOR，可以是OR，唯一的区别是当A = B =1时，P = 1或是0
但是此时G =AB = 1恒成立，所以进位信号直接是1
