正点原子手把手教你学FPGA-基于开拓者V1/新起点V1
2023-06-26 00:05 作者:可不能睡大觉O0O0O0O0 | 我要投稿
语法
基础知识
12_语法篇_Verilog基础语法 P13 - 00:58
0低1高X未知Z高阻
12_语法篇_Verilog基础语法 P13 - 04:24
二b八o十d十六h
4'b0101 4'd2 4'ha
’b0101 默认为32‘b0101
100 默认为32’d100
默认为32位带宽的10进制
12_语法篇_Verilog基础语法 P13 - 10:08
模块端口信号（变量常量）
a1$_
数据类型
12_语法篇_Verilog基础语法 P13 - 16:03
实际数字电路：寄存器 线网
编辑器识别：参数
12_语法篇_Verilog基础语法 P13 - 17:05
reg [31:0] delay_cnt;//32位延时计数寄存器
默认位宽为1
reg在always initial语句时赋值
always 有时钟信号 为触发器，否则为硬件连线
不赋值时为X
12_语法篇_Verilog基础语法 P13 - 22:54
不能存值 值由驱动变量的元件决定（门，连续赋值语句，assign）
wire tri
不赋值时为Z
12_语法篇_Verilog基础语法 P13 - 26:30
参数：常量
parameter H_SYNC = 11‘d1；
12_语法篇_Verilog基础语法 P13 - 32:31
12_语法篇_Verilog基础语法 P13 - 33:02
a/b只有整数
%
相同为0，不同为1，即
1 ^ 1 = 0
0 ^ 0 = 0
1 ^ 0 = 1
由运算规则可知，任何二进制数与零异或，都会等于其本身，即 A ^ 0 = A
13_语法篇_程序框架 P14 - 00:51
13_语法篇_程序框架 P14 - 04:35
13_语法篇_程序框架 P14 - 06:13
block
13_语法篇_程序框架 P14 - 21:33
14_语法篇_高级知识点 P15 - 00:49
14_语法篇_高级知识点 P15 - 16:20
阻塞={组合逻辑}输入电平/非阻塞<={时序逻辑}触发沿【给寄存器类型，即initial+always】
14_语法篇_高级知识点 P15 - 32:36
- 14_语法篇_高级知识点 P15 - 34:30
- 14_语法篇_高级知识点 P15 - 37:29
运算符
