本题链接：

https://hdlbits.01xz.net/wiki/Mt2015_eq2

摘自2015年中期问题1k

创建一个具有两个2位输入a[1:0]和B[1:0]的电路，并生成输出z。如果a=B，z的值应为1，否则z应为0。

题目

答案

等价操作符包括逻辑相等（==），逻辑不等（!=），全等（===），非全等（!==）。

等价操作符的正常结果有 2 种：为真（1）或假（0）。

逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为不确定值。

全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。

参考内容：

2.4 Verilog 表达式 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-expression.html