电子行业报告：从存力到封力，CoWoS研究框架

报告出品方：中邮证券

以下为报告原文节选

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1 后摩尔时代，先进封装成为提升芯片性能重要解法

1.1 摩尔定律放缓，先进封装日益成为提升芯片性能重要手段

随着摩尔定律放缓，芯片特征尺寸接近物理极限，先进封装成为提升芯片性能，延续摩尔定律的重要手段。先进封装是指处于前沿的封装形式和技术，通过优化连接、在同一个封装内集成不同材料、线宽的半导体集成电路和器件等方式，提升集成电路的连接密度和集成度。当前全球芯片制程工艺已进入 3-5nm 区间，接近物理极限，先进制程工艺芯片的设计难度、工艺复杂度和开发成本大幅增加，摩尔定律逐渐失效，半导体行业进入“后摩尔时代”。集成电路前道制程工艺发展受限，但随着人工智能等新兴应用场景的快速发展，对于芯片性能的要求日益提高，越来越多集成电路企业转向后道封装工艺寻求先进技术方案，以确保产品性能的持续提升。以系统级封装（SiP）、倒装焊封装（FC）、扇出型集成电路封装（Fan-Out）等为代表的先进封装技术应运而生，在“后摩尔时代”逐步发展为推动芯片性能提升的主要研发方向，也成为封装产业增长的主要驱动力。

1.2 先进封装份额占比提升，2.5D/3D 封装增速领先先进封装

AI 带动先进封装需求。TrendForce 报告指出，聊天机器人等生成式 AI 应用爆发式增长，带动 2023 年 AI 服务器开发大幅扩张。这种对高端 AI 服务器的依赖，需要使用高端 AI 芯片，这不仅将拉动 2023~2024 年 HBM 的需求，而且预计还将在 2024 年带动先进封装产能增长 30~40%。
先进封装增速高于整体封装，2.5D/3D 封装增速居先进封装之首。根据 Yole，2021 年，先进封装市场规模约 375 亿美元，占整体封装市场规模的 44%，预计到2027 年将提升至占比 53%，约 650 亿美元，CAGR21-27为 9.6%，高于整体封装市场规模 CAGR21-27 6.3%。先进封装中的 2.5D/3D 封装多应用于(x)PU, ASIC, FPGA, 3D NAND, HBM, CIS 等，受数据中心、高性能计算、自动驾驶等应用的驱动，2.5D/3D封装市场收入规模 CAGR21-27高达 14%，在先进封装多个细分领域中位列第一。

1.3 先进封装处于晶圆制造与封测的交叉区域

先进封装处于晶圆制造与封测制程中的交叉区域，涉及 IDM、晶圆代工、封测厂商。先进封装要求在晶圆划片前融入封装工艺步骤，具体包括应用晶圆研磨薄化、重布线（RDL）、凸块制作（Bumping）及硅通孔（TSV）等工艺技术，涉及与晶圆制造相似的光刻、显影、刻蚀、剥离等工序步骤，从而使得晶圆制造与封测前后道制程中出现中道交叉区域，如图表 4 所示。
前后道大厂争先布局先进封装，竞争格局较为集中。后摩尔时代，先进制程成本快速提升，一些晶圆代工大厂发展重心正在从过去追求更先进纳米制程，转向封装技术的创新。诸如台积电、英特尔、三星、联电等芯片制造厂商纷纷跨足封装领域。先进封装竞争格局较为集中，全球主要的 6 家厂商，包括 2 家 IDM 厂商(英特尔、三星)，一家代工厂商(台积电)，以及全球排名前三的封测厂商(日月光、Amkor、JCET)，共处理了超过 80%的先进封装晶圆。

2 CoWoS：台积电的 2.5D 先进封装技术

CoWoS（Chip On Wafer On Substrate）是台积电的一种 2.5D 先进封装技术，由 CoW 和 oS 组合而来：先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。CoWoS 技术能够提高系统性能、降低功耗、缩小封装尺寸，也为台积电在后续的封装技术保持领先奠定了基础。

根据采用的不同的中介层（interposer），台积电把 CoWoS 封装技术分为三种类型——CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
2.1 CoWoS-S：最经典的 CoWoS 技术，以硅基板作为中介层

CoWoS-S（Silicon Interposer）即 2011 年首次亮相的用硅（Si）衬底作为中 介 层 的 先 进 封 装 技 术 （ chip-on-wafer-on-substrate with silicon interposer），提供广泛的中介层尺寸、HBM 立方体数量和封装尺寸，可以实现大于 2X 的光罩尺寸（1,700mm2），中介层集成了领先的 SoC 芯片和四个以上的HBM2/HBM2E 立方体。在过去，“CoWoS”一般即指以硅基板作为中介层的先进封装技术。

CoWoS-S 从 2011 年的第一代升级到 2021 年的第五代，第六代技术有望于2023 年推出，将会在基板上封装 2 颗运算核心，同时可以板载多达 12 颗 HBM 缓存芯片。第五代 CoWoS-S 技术使用了全新的 TSV 解决方案，更厚的铜连接线，晶体管数量是第 3 代的 20 倍。它的硅中介层扩大到 2500mm2，相当于 3 倍光罩面积，拥有 8 个 HBM2E 堆栈的空间，容量高达 128 GB。并且，台积电以 Metal Tim形式提供最新高性能处理器散热解决方案，与第一代 Gel TIM 相比，封装热阻降低至 0.15 倍。

2.2 CoWoS-R：使用 RDL 替代硅作为中介层

CoWoS-R（RDL Interposer）是使用有机基板/重新布线层（RDL）替代了硅（Si）作为中介层的先进封装技术。CoWoS-R 采用 InFO 技术使用 RDL 作为中介层并为 chiplets 之间的互连提供服务，特别是在 HBM（高带宽存储器）和 SoC 异构集成中。RDL 中介层由聚合物和铜走线组成，机械灵活性相对较高，这种灵活性增强了 C4 接头的完整性，并允许新封装可以扩大其尺寸以满足更复杂的功能需求。

CoWoS-R 技术的主要特点包括：

1）RDL interposer 由多达 6L 铜层组成，用于最小间距为 4um 间距（2um 线宽/间距）的布线。
2）RDL 互连提供良好的信号和电源完整性性能，路由线路的 RC 值较低，可实现高传输数据速率。共面 GSGSG 和具有六个 RDL 互连的层间接地屏蔽可提供卓越的电气性能。
3）RDL 层和 C4/UF 层由于 SoC 与相应衬底之间的 CTE 不匹配而提供了良好的缓冲效果。C4 凸块的应变能密度大大降低。
2.3 CoWoS-L：使用小芯片和 RDL 作为中介层，融合 CoWoS-S 和 InFO技术优点

CoWoS-L（Local Silicon Interconnect and RDL Interposer）是使用小芯片（chiplet）和 RDL 作为中介层（硅桥）的先进封装技术，结合了 CoWoS-S 和InFO 技术的优点，具有灵活的集成性。CoWoS-L 使用内插器与 LSI（本地硅互连）芯片进行芯片间互连，以及用于电源和信号传输的 RDL 层，从 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方体开始，并将向前扩展，将包络扩大到更大的尺寸，以集成更多芯片。

CoWoS-L 服务的主要功能包括：

1）LSI 芯片，用于通过多层亚微米铜线实现高布线密度晶粒互连。LSI 芯片可以在每个产品中具有多种连接架构（例如 SoC 到 SoC、SoC 到 chiplet、SoC 到HBM 等），也可以重复用于多个产品。相应的金属类型、层数和间距与 CoWoS-S 的产品一致。
2）基于成型的中介层，正面和背面具有宽间距的 RDL 层，TIV（通过中介层通孔）用于信号和功率传输，可在高速传输中提供低高频信号损失。

3）能够在 SoC 芯片下方集成其他元件，例如独立的 IPD（集成无源器件），以支持其与更好的 PI/SI 的信号通信。
3 超越摩尔（MtM）提速，制造设备为关键

3.1 光刻设备是超越摩尔的支柱，键合设备推动先进封装

在摩尔定律的引导下，集成电路行业始终保持高速发展，晶体管特征尺寸己从 90nm 向 7nm 迈进。随着晶体管特征尺寸日益接近物理极限，量子效应和短沟道效应愈发严重，内部电子自发地通过源极和漏极，导致漏电流增加，限制了晶体管的进一步缩小。因此，按照摩尔定律的方式，通过缩小晶体管特征尺寸来提升集成电路性能、降低功耗变得越发困难，晶体管将会快速地接近约 5nm 的极限栅极长度，因此探索新的沟道材料和器件结构是推动 IC 产业继续发展的两条极为重要的路线。
三维（Three-dimensional）集成是超越摩尔（More than Moore，下文简称MtM）至关重要的研究应用方向。3D 集成的定义是将摩尔晶圆或芯片在垂直于晶圆或芯片平面方向上进行堆叠，集成电路技术由二维平面向三维方向发展，该技术分段实现，首先实现几层的三维封装，随着时间的推移，三维集成芯片层数将会不断增加。采用全新结构的 3D 集成是推动半导体行业发展的重要技术，诸如存储器、逻辑器件、传感器和处理器等不同类型的器件和软件的复杂集成，以及新材料和先进的芯片堆叠技术，都需要基于 3D 集成技术。
晶圆级封装键合技术为实现 3D 集成的有力抓手。3D 集成技术存在晶圆级对准精度、键合完整性、晶圆减薄与均匀性控制以及层内（层间）互联这 4 项挑战，随着摩尔定律逼近材料与器件的物理极限，源于微机电系统（Micro Electro Mechanical Systems，MEMS）制造技术的晶圆级封装键合技术逐渐进入集成电路制造领域，成为实现存储器、逻辑器件、射频器件等部件的三维堆叠同质/异质集成，进而提升器件性能和功能，降低系统功耗、尺寸与制造成本的重要技术途径，对满足集成电路高集密度、高功能密度和高性能集成的迫切需求，突破国内自主可控平面集成能力不足的瓶颈，实现集成电路由平面集成向三维立体集成的跨越式发展有重要的战略价值。因此，英特尔、三星及台积电等知名企业及众多高校、科研院所均围绕晶圆级封装键合开展了设备、器件、工艺的研究。

光刻设备是超越摩尔变革的支柱，键合设备则推动先进封装的发展。就设备而言，晶圆级封装键合设备和光刻设备因超越摩尔（MtM）提速愈发关键。MtM 市场涵盖 MEMS、CMOS 图像传感器（CIS）、电源和射频（RF）以及先进封装（AP）等，MtM 设备包括晶圆对晶圆（Wafer-to-Wafer，W2W）永久键合、光刻、临时键合和解键合设备，这三类设备的技术路线和相关应用如下图所示。

光刻设备：从传统使用的曝光机（mask aligner）正持续过渡到步进投影光刻机或扫描仪，同时加速采用无掩模光刻。这种变化是由超越摩尔器件微型化、超越摩尔器件与其他超越摩尔单元或主流器件集成在芯片或系统中，以及增加图案化过程良率所驱动的。器件集成的趋势如 3D 堆叠和重构晶圆，需要对光刻设备进行修改，以解决先进封装中的键合工艺缺陷。这些缺陷可能包括衬底翘曲、错位和厚度不均匀。

键合设备：在永久键合设备方面，背面照明（BSI）CMOS 图像传感器的混合键合发展迅速。混合键合用于 3D 集成和堆叠，主要用于存储器和逻辑器件。表面活化键合（SAB）现用于硅绝缘体（SOI）和专用于电源及射频应用的工程衬底。
临时键合设备则受衬底减薄和处理尤其是先进封装的推动而有较快发展。
3.2 MtM 设备（W2W 永久键合、光刻、临时键合和解键合设备）相关工艺与流程

晶圆键合设备：晶圆键合设备通过化学和物理作用将两块同质或异质晶片紧密地结合起来，从而实现微电子材料、光电材料及其纳米等级微机电元件的电气互联、功能集成和器件封装。晶圆键合设备广泛应用于射频器件、惯性器件、光电器件、信息处理器件及 3D 集成逻辑集成电路的先进封装制造，对位精度、键合温度均匀性、键合压力范围及控制精度对晶圆键合工艺具有重要影响。
晶圆键合工艺过程：首先将待键合的一组晶圆进行预处理、清洗、视觉对准，进而通过不同方法实现晶圆对的键合。晶片接合后，界面的原子受到外力的作用而产生反应形成共价键结合成一体，并使接合界面达到特定的键合强度，称之为永久性键合。若借助粘结剂将晶片接合，也可作为临时键合，通过将器件晶圆固定在承载晶圆上，可为超薄器件晶圆提供足够的机械支撑，保证器件晶圆能够顺利安全地完成后续工艺制程，如光刻、刻蚀、钝化、溅射、电镀和回流焊。

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