fpga中模块的使能信号持续半个时钟周期可以下级模块被检测到吗

如果两个模块都是以一个时钟sys_clk进行发出使能信号和检测使能信号.

A模块发送的使能信号en高电平持续一个或半个sys_clk周期(A模块在发送使能脉冲的时候是在sys_clk上进行打拍对齐),
B模块如果是工作在sys_clk时钟下,检测A模块发出的使能脉冲,那么是不会错过的.

只是会延迟一个sys_clk周期.

比如下面代码:

key和data的值就会延迟一个sys_clk周期.

这样就可以实现一种编程思路:

无论工程中A,B,C,D,E...哪个模块,

它们之间如果是相互调用,

如果不用状态机,可以用使能脉冲进行联系.

A模块执行完,调用B模块,就发送一个使能脉冲给B模块,

然后B接收到使能脉冲就执行一次本模块的动作,

之后B模块可以发送使能脉冲给C模块,

这样就形成了顺序关系.

(前提是A,B,C,D,E...各模块之间发送使能信号和接收使能信号的时序相同,否则容易漏掉.)