本题链接：

https://hdlbits.01xz.net/wiki/Exams/m2014_q6b

考虑如下所示的状态机，它有一个输入 w 和一个输出 z。

假设你希望使用三个触发器和状态代码 y[3:1] = 000, 001, ..., 101 分别用于控制有限状态机输出状态 A、B、...、F 。 上面给出了有限状态机的状态分配表。 做出触发器 y[2] 的下一个状态表达式。

这里只讨论只为 y[2] 实现下一个状态逻辑。  （这更像是一个有限状态机问题，而不是 Verilog 编码问题。）

题目

答案

有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具，而且也是一种思想方法，在电路设计的系统级和 RTL 级有着广泛的应用。

Verilog 中状态机主要用于同步时序逻辑的设计，能够在有限个状态之间按一定要求和规律切换时序电路的状态。状态的切换方向不但取决于各个输入值，还取决于当前所在状态。状态机可分为 2 类：Moore 状态机和 Mealy 状态机。

参考内容：

6.3 Verilog 状态机 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-fsm.html