特权同学《Verilog边码边学》基于Xilinx FPGA的Verilog编码

异步复位：rst_n变化后立马复位

同步复位：rst_n变化后在下一个clk上升沿完成复位

异步复位的同步处理：先做同步处理，再做异步复位信号使用。

---同步处理--reg r_rst_n//定义一个新的异步复位信号

always @(posedge clk)

r_rst_n <= i_rst_n;

异步复位的同步处理后，进入复位和同步复位一致，但是退出复位比同步复位延迟一个时钟周期