[LT.IC]应该加#1么？

好的方面:

    非阻塞赋值前加#1可以使仿真波形输出延迟一个单位时间：

    1.便于观察/理解波形；

    2.许多高性能触发器的hold时间是0-800ps之间，加上#1通常可以修复许多RTL和门级混合仿真相关的问题。（摘录，不懂）

坏的方面：

    1.见上第2点有些门级模型的混仿需要hold时间大于1ns，加上#1会导致失败；

    2.仿真器通常对#1没有优化，加上#1会导致仿真时间延长；

示例：

    always@(posedge clk)

        q <= #1 8'XX;

以上#1也偶见#0.1；

[1]魏家明. VERILOG编程艺术(EDA精品智汇馆)[M]. 电子工业出版社, 2014.

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