（2）verilog关键词和注意事项

1. reg类型只能在always initial之中被赋值

2. wire 类型可以用 assign赋值

3. ？表达式很常用

4. parameter 相当于C语言 define

   例：parameter DATA_WIDTH = 8; //数据位宽为 8 位

5. 关键字

6.case表达式

case (led_ctrl_cnt)

     2'd0 : led <= 4'b0001;

     2'd1 : led <= 4'b0010;

     2'd2 : led <= 4'b0100;

     2'd3 : led <= 4'b1000;

 default : ;

endcase

7.阻塞赋值和非阻塞

阻塞语句 = ：与C语言类似，顺序执行，前面的语句没执行就不执行后面；串行语句

非阻塞 <= : 同一个always中，是由时钟节拍决定，在时钟上升到来时，执行赋值语句右边，然后将 begin-end 之间的所有赋值语句同时赋值到赋值语句的左边。

组合逻辑用阻塞；时序逻辑用非阻塞；

8.assign和always

assign 使用不能带时钟

always可以带可以不带

简单语句用assign 复杂推荐使用always

例子：always@（*）begin