【转】动态功耗和静态功耗
动态功耗和静态功耗
crash
南京理工大学 通信工程硕士
0. 功耗源
功耗的本质是能量耗散。由能量守恒定律可知，能量只能从一种形式转成另一种形式，能量总量不变。芯片耗散的电能主要转化成热能。如果一颗芯片的功耗过大，容易导致工作时温度过高，造成功能失效，甚至晶体管失效。因此，减小芯片功耗是很重要的一个任务。静态功耗以及动态功耗是两个主要的功耗源。
1. 动态功耗
动态功耗来源于：
（1）当门翻转时，负载电容充电和放电，称为翻转功耗
（2）pmos和nmos管的串并联结构都导通时的有短路电流，称为短路功耗
1.1翻转功耗
翻转功耗可以用如下公式表示：
Pswitch=
为活动因子，是电路节点从0跳变至1的概率。时钟的活动因子为1，因为它在每个周期都有上升和下降。大多数数据的活动因子为0.5，每周期只跳变一次。C称为负载电容。有以下的办法可以降低翻转功耗。
（1）使用门控时钟
降低活动因子是降低功耗的非常有效的办法，如果一个电路的时钟完全关断，那么它的活动因子和动态功耗将降为0。Verilog在设计寄存器时采用下面写法可以综合成一个带门控的寄存器。
always@(posedge clk or negedge rst)if(!rst)
q<=1'b0;else if(enable)q<=d;
(2)减小毛刺
毛刺会增大活动因子
（3）减小负载电容
（4）降低电压
（5）动态电压调整DVS
CPU处理不同的任务有不同的性能要求。对于低性能要求的任务，可以使时钟频率降低到足以按预定时间完成任务的最低值，然后使电压降低到该频率下工作所需要的最小值就可以节省大量的能耗。
（6）降低频率
（7）谐振电路
谐振电路通过使能量在储能元件如电容或电感之间来回传送而不是将能量泄放到来减小翻转功耗。
1.2短路功耗
短路功耗发生在当输入发生翻转时，上拉和下拉网络同时部分导通的时候。如果输入信号翻转速率比较慢，那这两个网络将同时导通较长的一段时间，短路功耗也会比较大，增大负载电容可以减小短路功耗，原因是负载较大时，输出在输入跳变期间只翻转变化很小的一个量。短路电流一般为负载电流的10%。当输入边沿变化速度很快时，短路功耗一般只占翻转功耗的2%-10%。
2.静态功耗
静态功耗主要来源于：
（1）流过截止晶体管的亚阈值泄漏电流
（2）流过栅介质的泄漏电流
（3）源漏扩散区的p-n节泄漏电流（junction leakage）
（4）竞争电流
2.1 降低静态功耗办法
（1）电源门控
（2） 多种阈值电压和栅氧厚度
（3）可变阈值电压
（4）输入向量控制
总结：
发布于 2022-08-10 10:28
静态模型
功耗
动态
“静态功耗是指在电路状态稳定时的功耗，其数量级很小。它是指在电路处于等待或不激活状态时泄漏电流所产生的功耗。静态功耗也被称为泄漏功耗。静态功耗主要由反偏二极管泄漏电流、门栅感应漏极泄漏电流、亚阈值泄漏电流和门栅泄漏电流等组成。静态功耗是指在电路稳定状态下消耗的功率，是电源电压与电源电流之乘积的平均静态功耗。”
低功耗设计手册 第一章
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主业是芯片，没事写写代码
简介
1.1Overview
超大规模芯片的设计在过去的20年里经历了一系列的革命（甚至我们在教科书上学到的关于超大规模的芯片定义都已经显得过时了）。在20世纪80年代，引入了verilog语言的设计和综合。在20世纪90年代，有采用设计复用和IP作为主流设计实践。在过去的几年里，针对低功耗的设计又开始影响了SoC的设计。
每一次革命都是为了应对不断发展的半导体技术带来的挑战。芯片密度的指数级增长推动了基于verilog语言的设计和综合，使设计者的效率得到了极大的提高。这种方法使摩尔定律维持了十几年，但在百万门设计时代，工程师们发现，为一个新的芯片项目编写多少新的RTL是有限度的。其结果是，IP和设计重用成为公认的唯一实用方式，以相对较小的设计团队设计大型芯片。
对于芯片设计而言，从130nm开始，随着工艺的进步，设计人员遇到了一系列之前没有遇到的问题。当芯片的门数量超过千万级别以后，芯片的功耗，散热等问题都必须被仔细的处理。当工艺在90nm以下，漏电流急剧增大，在65nm以下的公里里面，漏电流产生的功耗和动态功耗几乎一样大。
这些变化对芯片设计产生了重大影响。芯片的功耗已经开始限制时钟频率的提高。因此设计人员开始尝试多处理器芯片合作，而不是设计超高速的单核芯片。
那些需要电池供电的消费级产品来说，近几年的市场占有率飞速提升。因此，这些产品中用到的芯片的漏电流的问题就显得更为重要。为了解决这个问题，设计人员尝试从芯片架构到软件层面使用了各种各样的方法来节约功耗。常见的方法包括了门控电源、多电源域等方法。
对于任何芯片来说，复杂的SoC的低功耗设计都是相当复杂的。为了 应对这个挑战，常用的方法有以下几种：1. 把芯片内部切割为多个电源域，各个模块在不同的电压下运行。2. 根据当前芯片的负载，改变所需要电压或者工作频率。
本书介绍了一些复杂SoC下的实用的低功耗技术，而不是单纯的理论。我们借鉴了过去几年里面一系列的流片经验，我们相信，本书的内容可以切实的帮助到广大的芯片设计人员，显著的改善他们设计的芯片。
1.2 问题的范围
在今天，一些强大的MCU芯片的功耗可以到100-150瓦（在2021年这个数字早就远远不止这个数字了），平均的功率密度达到了每平方厘米50-75瓦。一些芯片局部的地区可能比平均值大上好几倍。
现今芯片的功率密度导致了旧的封装和散热方案不再适用，还会影响当前芯片的可靠性。实验结果说明，随着温度的升高，芯片的平均故障率呈指数上升。同时，漏电流也会随着温度增加，导致了更大的功耗
在当下（成书时），芯片的总功耗已经出现下降趋势。对于很多服务器提供商来说，制冷和电力的成本可能已经等同与整个设备本身的成本了。
对于依赖电池供电的设备来说（尤其是手持设备，如手机，遥控器等），功耗带来的问题依然是一个挑战。根据ITRS（国际半导体技术发展蓝图）预测，这些设备的电池寿命将会在2004年达到顶峰。从那时候开始，由于功耗的增加快于电池技术的进步，电池寿命会有所下降。
对于以上提到的所有场景来说，降低SoC的功耗是很有价值的一件事。
在芯片设计中，功耗已经成为是继成本、面积和时序等问题之后的最重要的问题了。如今，对于大多数SoC设计来说，功耗预算是项目最重要的设计目标之一。超出功率预算对项目来说是致命的，无论是意味着从廉价的塑料封装转向昂贵的陶瓷封装，还是由于功率密度过高而导致可靠性差到不可接受的地步，或是无法接受地电池消耗速度。
随着我们进入下一个技术节点，这些问题预计都会变得更加严重。ITRS作出以下预测：
Node90nm65nm45nm单位面积动态功耗1X1.4X2X单位面积静态功耗1X2.5X6.5X单位面积总功耗1X2X4X
很多设计团队都在非常努力地降低低于这些预测数字的功率增长，因为即使在90纳米，很多设计也已经达到了客户接受的极限。
对于以电池为动力的手持设备，数量较少，但问题同样严重。根据ITRS的数据，这些设备的电池寿命在2004年达到顶峰。自那时以来，由于功能的增加速度快于功率（每项功能）的减少速度，电池寿命有所下降。
译者注，在今天，上面关于功耗的预测有一些过时了，在这里补充一些相对新一些数据。
实际上，在工艺达到28nm之后同等情况下的静态功耗的增长远远大于动态功耗的增长。当然本书提到的很多设计并未过时。
1.3 功率和能量
对于电池供电的设备来说，功耗和能量之间的区别是至关重要的。功耗是一个瞬时概念，用于表示某一个时刻设备的瞬时功率。能量是连续时间内瞬时功率的积分。
1.4 动态功耗
一个SoC设计的总功率包括动态功率和静态功率。动态功率是指器件处于活动状态时消耗的功率，就是信号在翻转的时候消耗的能量。静态功率是指器件上电但没有信号改变值时消耗的功率。在通常情况下，静态功耗是由于漏电流造成的。
动态功耗的第一个也是最主要的来源是开关功率。对门上的输出电容进行充电和放电所需的功率
每一次转换消耗的能量：
是负载的等效电容。 是输入电压。所以我们可以这样描述动态功耗：
这里的 指的是器件的工作频率， 是平均翻转概率，而 是指系统时钟。如果我们定义：
我们可以进一步推导出更耳熟能详的公式：
需要额外指出的是上面提到的功耗不是晶体管的型号参数，而是依赖半导体的开关行为和负载电容计算的功耗关系。因此实际的功耗仍然依赖具体的数据
实际上，除了开关功耗外，内部功耗也会影响到动态功耗。内部功耗包括NMOS和PMOS晶体管同时导通时发生的短路电流，以及对电池内部电容充电所需的电流产生的功耗。
上面公式里面的 代表了短路电流的持续时间， 是内部功耗相关的总电流（短路电流加上内部内部电容充电所需要的电流）
但是在有些时候，这部分短路电流(crowbar current)仍然是需要关注的。特别是在处理电源门控相关的内容的时候，我们会讨论如何防止过大的短路电流的问题。
在架构、逻辑、电路实现三个部分中，有很多不同的技术方案可以降低特定情形下的功耗。这些技术的中断就是上面公式提到的电压、频率相关的部分，以及直接减少与数据有关的翻转行为。
由于功耗与电压的二次方成正比关系，降低电源电压是降低功耗最有效的方式。但是MOS门翻转的速度也会随着电源电压的降低而降低，所以盲目的一味降低电源电压不是一个聪明的办法。SoC开发人员可以从以下几个方面去考虑问题：
对于一些不需要高速运行的模块，比如CPU的外设，我们可以使用更低的电压去为这个模块供电，这种设计方法被称为多电压域的设计
对于CPU这样的处理器而言，我们可以提供一个可变的电源。根据具体运算任务的不同，为CPU提供可变的电压。在需要更高性能的场景下，可以提供更高的电压和更高的工作频率。对于一些不那么需要性能的场景下，可以降低电压和更低的工作频率。这种方法被称为电压缩放。
译者注：在第二种情况下，对同一个区域提供可变的电压还依赖晶圆厂的支持，因为不一定每一个标准单元都可以这么做。可变的电压也是有一定范围的。
另外一种降低功耗的方法就是门控时钟。把不需要工作的模块时钟通过门控时钟单元关闭掉。可以明显的降低功耗。这个是SoC设计中性价比最高的一种设计手段。
译者注：当前的很多综合工具已经支持直接把一些特定的写法转换为门控时钟单元，不再需要手动标记了。
1.5 动态功耗与静态功耗的冲突
降低动态功率最有效的方法是降低电源电压。在过去的15年里，随着半导体技术的发展， 从5V到3.3V，再到2.5V，再到1.2V，一直在降低。ITRS路线图预测，2008年和2009年，高性能器件将使用1.0V，低功耗器件将使用0.8V。
就和之前提到的那样，降低电压会降低MOS管导通或者驱动电流，导致速度变慢。这部分的电流可以这么计算
是载流子迁移率， 是栅极电压， 是阈值电压， 是栅极-源极的电压差。由此可见，为了保证性能，降低 之后，漏电流的增加是正比与电压的。我们会在后面的章节里面详细的描述相关的内容。
这就产生了一个冲突，为了降低动态功耗，我们降低了电压，但是提高了漏电流，也就增加了静态功耗。因为静态功耗比动态功耗低很多。但是随着工艺的进步，静态功耗已经不是一个可以忽视的问题了。我们需要更仔细地研究二者地平衡。
1.6 静态功耗
CMOS管子栅极的漏电流主要有以下四个来源：
亚阈导通电流（Sub-threshold Leakage）( ) ：是金属氧化物半导体场效应管栅极电压低于晶体管线性导通所需的阈值电压、处于截止区（或称亚阈值状态）时，源极和漏极之间的微量漏电流
反偏二极管的漏电流（Reverse Bias Junction Leakage）（ ）反向偏置时形成极其微弱的漂移电流，电流由N区流向P区，并且这个电流不随反向电压的增大而变化
栅泄漏电流（Gate Leakage）（ ）： 栅极和衬底之间的隧道漏电流
栅极氧化层的隧穿电流（Gate Induced Drain Leakage）（ ）：当栅漏交叠区处栅漏电压 VDG很大时，交叠区界面附近硅中电子在价带和导带之间发生带带隧穿形成电流，我们把这种电流称之为 栅极氧化层的隧穿电流。随着栅氧化层越来越薄，栅极氧化层的隧穿电流急剧增加。
发布于 2021-05-25 22:07
数字IC设计
低功耗系统设计（书籍）
