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Verilog基础之三、减法器实现

2023-06-07 20:26 作者:行中悟_悟中行  | 我要投稿

一、减法器

    减法器的实现与加法器类似,根据是否考虑借位分为半减器和全减器。

二、减法器实现

2.1 工程代码

 设计2个4位数的减法器,包括全减器和半减器,同时分别采用always和assign语句来实现。

对于N位的减法,可以通过定义一个参数N,需要修改位数时,只需修改N的值即可

2.2 综合结果

对比加法器和半加器综合图,可见二者使用的资源一致,差异点为LUT的INIT值不同。


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