fpga verilog语法篇 1基本概念 2数据类型 1wire

verilog中数据类型有19种

verilog中最常用的4种类型是:线网(wire)和寄存器(reg),还有很多其他数据类型是在其基础上的扩展.整数(integer)和参数(parameter) 其他:(除了time,时间参数外,基本不常用.) 不必关心门级和开关级的代码.(这些厂家会帮做好)verilog也有常量和变量之分,也都属于这几种类型.

如果一个变量没有定义类型,那么系统将默认为它是wire类型的.其中wire可以理解为实物中的一根导线,不能进行数据的存储, 只能进行数据的传输. wire不能被赋值,但是可以被驱动,(用assign语句驱动,如果没有驱动,那么wire变量的值为高阻z.) 比如:为高电平1,为低电平0. 例子:

wire的组合和拆分wire ,reg之间可以进行组合, 也可以进行逆向拆分.

把data1和data2的数据进行拼合,组成更大位宽的temp.

如下图中data1是 0-7 一共8位的数据.data2也是 0-7 一共8位的数据.

把data1和data2进行组合,合成temp就是 0-15 一共16位的数据.

注意,  定义的时候,data1和data2的位宽是在名字的前面,

使用的时候,data1和data2的位宽标在后面.