赛题一：12Gbps NRZ 接收机均衡器（RX EQ）设计

描述及要求（基础）：

1.设计一个满足性能要求的工作速率12Gbps的接收机均衡器电路；

2.发射机输出幅度差分400mV；

3.信道插入损耗IL>10dB@6GHz，SP参数见附件；

附件下载链接（无法下载请更换浏览器）：

http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2bad6f2dc7a644a0938300e0e2c9ef6a

4.信道编码：NRZ，码型：PRBS7；

5.接收机均衡器输出指标：jitter < 0.2UI;

6.CTLE功耗电流要求 <15mA;

7.具有信道线性均衡（CTLE）能力；

8.给出均衡器和输出波形和眼图（前仿真结果）；

9.完成版图和后仿真。

描述及要求（加分）：

1.Jitter < 0.15 UI ，越小越好；

2.CTLE工作电流<10mA，越小越好

3.具有判决反馈均衡（DFE）能力；

4.具有自适应线性均衡算法能力（算法和设计可以分开）；

5.具有自适应判决反馈均衡能力（算法和设计可以分开）。

评审得分点：

1.电路原理正确，能完成正常的均衡功能和前后仿真结果；

2.功耗，面积有合理分析；

3.Jitter指标越小，得分越高；

4.功耗越小，得分越高；

5.低阶工艺设计是加分项；

6.有DFE和自适应均衡算法和实现是加分项。

输出要求：

1.接收机系统设计思路。

2.电路原理图和Verilog代码以及版图。

3.仿真结果（前仿，后仿）。

4.总结：方案优势，不足，改进建议等。

赛题二：超低噪声、超高PSRR的LDO芯片设计

描述及要求：

1.超低RMS噪声: 8µVRMS (10Hz to 100kHz)

2.超低噪声功率谱密度: 20nV/√Hz @10kHz

3.超高电源纹波抑制比（PSRR）: 70dB @1MHz

4.最大输出电流: 50mA

5.宽输入电压范围: 5V+/-10%；

6.可使用一个外接电容（非输出电容）以提升Noise和PSRR性能；

7.过流保护电流限100mA；

8.输出电压范围: 2.5V（精度越高越好）

9.瞬态响应：最大过冲/最低跌落≤±40mV@1mA和50mA在1us变化,Vin=5V,Vout=2.5V;恢复时间≤40us；

10.建议使用标准CMOS工艺。

评审得分点：

1.思路正确，没有大的Bug；

2.噪声、PSRR、瞬态响应等关键性能指标越高，得分越高；

3.需要有文档，说明各个子电路性能指标（如基准源，误差放大器，快速启动控制，全环路控制）的分解依据，子电路结构的选择依据等；

4.查询业界典型产品的指标，分析差距存在的原因，和可能的改进方向；

5.面积、功耗有合理分析；

6.各个子模块的功耗和噪声贡献（用饼状图给出占比分析）；

7.PSRR性能分析；

8.瞬态响应性能分析。

输出要求：

1.电路及仿真设置；

2.详细设计文档；

3.电路原理图与仿真验证数据。

赛题三：16bit/5Msps的SAR ADC设计

描述及要求：

1.样本率：5 MSPS

2.分辨率：16位，无丢码

3.动态范围：>=80 dB

4.信噪比(SNR)：>=80 dB

5.总谐波失真(THD)：−90 dB

6.积分非线性(INL)：±6 LSB(典型值)

7.差分非线性(DNL)：±0.5 LSB(典型值)

8.真差分模拟输入电压范围：±5 V

9.低功耗： 小于100mW(5 MSPS，外部基准电压缓冲器，回波时钟模式)

10.SAR架构 无延迟/流水线延迟

11.温度范围：−40°C至+125°C

12.供电电压：5V或者3.3V（模拟部分），不限（数字部分）

13.工艺：CMOS工艺

评审得分点：

1.思路正确，没有大的Bug；

2.SNR等关键性能指标越高，得分越高；

3.需要有文档，说明各个子电路性能指标（如Vref，高速比较器，充放电电容阵列）的分解依据，子电路结构的选择依据等；

4.查询业界典型产品的指标，分析差距存在的原因，和可能的改进方向；

5.面积、功耗有合理分析；

6.各个子模块的噪声贡献（用饼状图给出占比分析）；

7.各个子模块的功耗（用饼状图给出占比分析）；

8.非线性校正算法的选择。

输出要求：

1.系统级模型或直接电路模型；

2.详细设计文档；

3.电路原理图与仿真验证数据。

赛题四：基于AI的侧信道数据分析

描述及要求：

1.数据分：SET1 训练数据集合（Label、data）、SET2 测试数据集合（Label、data）。曲线参考见赛题四附件。

附件下载链接（无法下载请更换浏览器）：

http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=4c49e2866ccc40a6bd6e25c964d77bea

2.使用基于AI进行侧信道数据进行分析测试：使用数据集Set1 进行训练，Set2 进行攻击匹配测试；

3.基于AI侧信道测试方式不少于2种（CNN、MLP等）；

4.训练曲线数目无要求，最高不超过Set1最大数目，攻击测试曲线要求对Set2 全部进行测试，目标：利用训练的模板对Set2进行label 测试匹配，成功率=匹配成功曲线数目/全部测试曲线数目；

5.AI模型要求硬件实现（实现方式不限），同时有软件代码做参考rm对硬件进行正确性验证。

评审得分点：

1.相同测试曲线数目，成功率越高得分越高；

2.两种方式最终得分：(方式1成功率+方式2成功率)/2；

3.有第三种及以上基于AI攻击方式，作为加分项。

输出要求：

1.攻击算法的设计文档、实现代码以及实验数据（不含原始曲线数据）；

2.不同AI侧信道分析方式的比较分析文档。

赛题五：基于指令集的后量子格密码设计

描述及要求：

1.使用verilog采用指令集方式（协处理器方式）搭建NIST第三轮数字签名候选算法CRYSTALS-Dilithium（NIST Security Level=2），其中综合频率不低于200MHz（28nm），密钥生成、签名和验签阶段的cycle数分别不超过9k,54k和9k，逻辑门（不含memory）面积不超过400K门。

2.格基算法中采样器和多项式乘法算子要求硬件逻辑实现，其中采样器至少支持离散高斯采样和二项分布采样。

评审得分点：

1.功能正确，符合题目要求；

2.算法CRYSTALS-Dilithium实现的面积越小，功耗越低，综合频率越高，得分越高；

3.指令集可扩展性越强（可搭建除CRYSTALS-Dilithium之外的格基密码算法，如CRYSTALS-Kyber，Saber等），得分越高；

4.指令集设计中考虑防侧信道和故障注入攻击，可加分；

5.在性能、逻辑门面积相同条件下，Memory 面积越小得分越高。

输出要求：

CRYSTALS-Dilithium算法的详细设计文档（包括专用指令集的功能和结构描述）、逻辑代码、性能报告和验证报告。

赛题六：电磁特征识别算法设计

描述及要求

1.在EM侧信道和EM故障注入中，被测目标载体是一个比较大的目标例如（3cm*3 cm）；

2.探头直径只有0.2mm,0.5mm. 待测目标运算所占面积和探头面积相当（目标运算为一个黑盒，可以进行已知数据输入、输出结果获取）；

3.在EM侧信道攻击测试中，如何以最优的方式快速选择最佳侧信道采集点；

4.（泄露最明显位置），选择方式需要优于穷举法，并进行对比说明；

5.在EM故障注入时，如何以最优的方式快速选择最佳故障注入点；

6.（故障注入最易出错位置），选择方式需要优于穷举法，并进行对比说明；

7.并通过实际测试或仿真方式验证选取方式。

评审得分点：

1.理论分析越全面，得分越高；

2.在FPGA、Asic平台上推广性越高越好；

3.与穷举法对比说明理论清晰，结论越合理越全面得分越高。

输出要求：

1.最佳探测点识别选取算法的设计文档、实现代码以及实验数据；

2.不同电磁检测点选取方式的理论分析文档；

3.不同电磁检测点选取方式算法分析文档和实现代码。

赛题七：高性能ONLINE DATA CRYPTO模块设计

描述及要求：

1.基于标准加密算法设计一个加解密模块IP，通过该模块IP，SOC对总线传输及存入存储的数据进行机密性和防重放的保护；

2.高性能ONLINE DATA CRYPTO模块可以选择NIST、IEEE、IETF等组织颁布的标准加密算法（包括候选算法），但不包含AES，SM4算法，算法模式不限；

3.采用Verilog实现高性能ONLINE DATA CRYPTO模块，采用SMIC 40nm工艺时，工作时钟频率300MHz以上，性能为128bit/cycle，采用其他工艺时，频率需要等比例折算；

4.高性能ONLINE DATA CRYPTO模块接口请参考AXI接口，接口如下图所示，实际接口信号可根据具体实现进行增减。AXI通道中AW通道，AR通道和B通道无需处理，因此接口中未画出其输出接口。

5.AXI写操作不支持乱序和间插，AXI读操作支持乱序和间插。

评审得分点：

1.实现算法功能正确，满足题目要求；

2.设计方案文档描述清晰，模块功能划分合理；

3.代码简洁，可维护性好；

4.模块加密安全性证明越合理，安全性越高，得分越高；

5.文档中要求明确的对面积和功耗优化的措施说明，优化措施越有效，模块面积越小，功耗越低，得分越高；

6.对数据吞吐量影响越小，读写latency越小，得分越高；

7.要求有完备的验证方案和验证用例。

输出要求：

1.详细设计文档和逻辑代码；

2.输出验证用例、验证数据和波形截图；

3.功能、性能仿真报告以及功耗/性能/面积评估数据。

赛题打分原则：

90分及以上：满足题目所有要求，有较好的商业价值或有较多亮点（亮点定义为架构清晰、算法效率高、实现指标优异等任何超出题目要求的点），PPA、设计指标等行业领先。

75-89分：满足题目所有要求，同时有一定的商业价值或有一定亮点。亮点越多得分越高。

60-74分：满足大多数要求或题目全部要求，作品整体上中规中距无亮点。

60分以下：不满足题目大多数要求。

建议在作品中列举作品的亮点和不足。满足题目要求的基础上，超出题目要求越多越好。

答疑邮箱：

wangbo24@hisilicon.com

华为企业命题专项奖设置

特等奖：2队，每队奖金 1万+1万元华为产品

一等奖：5队，每队奖金 1万

二等奖：12队，每队奖金 0.5万

华为赛题总参赛队低于30队时，将适当减少获奖名额

华为企业简介

华为创立于1987年，是全球领先的ICT（信息与通信）基础设施和智能终端提供商,目前约有19.7万员工，业务遍及170多个国家和地区，服务全球30多亿人口。华为致力于把数字世界带入每个人、每个家庭、每个组织，构建万物互联的智能世界：让无处不在的联接，成为人人平等的权利，成为智能世界的前提和基础；为世界提供最强算力，让云无处不在，让智能无所不及；所有的行业和组织，因强大的数字平台而变得敏捷、高效、生机勃勃；通过AI重新定义体验，让消费者在家居、出行、办公、影音娱乐、运动健康等全场景获得极致的个性化智慧体验。

中国研究生创“芯”大赛简介

中国研究生创“芯”大赛（简称“大赛”）由教育部学位管理与研究生教育司指导，中国学位与研究生教育学会（国家一级学会）、中国科协青少年科技中心主办，清华海峡研究院作为秘书处。作为中国研究生创新实践系列赛事之一，大赛聚焦国家战略需求，助力国家急需、重点发展领域高层次创新人才培养。针对“卡脖子”领域，由院士领衔专家委员会、知名学者、企业高管担任评委，是面向全国高等院校及科研院所在读研究生的一项团体性集成电路设计创意实践活动。鼓励办好研究生创新实践大赛”被写入教育部、国家发展改革委、财政部《关于加快新时代研究生教育改革发展的意见》，研究生获奖情况被研究生教育重要评估评审认可。

赛事宗旨为：创芯、选星、育芯。

大赛面向中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生。参赛队伍可提交集成电路芯片设计相关创意、创新或创业作品。大赛分为两级赛程：初赛和决赛。初赛分为自主命题和企业命题，评审采用网络或会议评审的方式进行,决赛为现场赛，采用答题、答辩及竞演相结合的方式进行。

2022年第五届大赛将在杭州萧山区举办，承办方为浙江大学杭州国际科创中心。决赛同期还将举办集成电路产业招聘会，集成电路学术论坛等活动，邀请来自学界及业界嘉宾分享经验，促进集成电路产学研融合及科技成果转化，促进产业创新创业生态、加强人才供需对接。