从门级理解D触发器的建立时间和保持时间
正常状态：
- 在时钟低电平期间，主锁存器Q端跟随D端数据；
- 时钟高电平时，主锁存器Q端保持之前跟随的数据，从锁存器Q端跟随从锁存器的D端（也就是主锁存器Q端）；
- 时钟再次来到低电平时，主锁存器Q端跟随D端，等待下一个数据的到来，而此时从锁存器Q端保持输出不变，从而整体达到上升沿数据变化的效果。
建立时间不足：
- 时钟低电平期间，主锁存器D端数据来得较晚，主锁存器Q端未成功跟随到D端的数据；
- 然后时钟高电平就已经来了，主锁存器Q端输出无法保持，出现不稳定的状态，自然从锁存器的输出也变为不稳定的状态，导致整个D触发器出现亚稳态
保持时间不足：
- 时钟低电平期间，主锁存器Q端已成功跟随到D端的数据；
- 然后不等时钟高电平到来，主锁存器D端的数据就又发生了变化，主锁存器Q端开始跟随D端上新的数据；
- 此时时钟高电平才姗姗来迟，主锁存器Q端输出出现不稳定的状态，同样从锁存器的输出也变为不稳定的状态，导致整个D触发器出现亚稳态
