IS220PAOCH1A叠层管理器如何帮助修改布局，以及设计叠层时需要考虑的因素。 

PCB 层的排列方式对电路板的效率有着巨大的影响。了解 PCB 叠层的基础知识，以及 Fusion 360 的叠层工具如何帮助管理 PCB 的分层策略。

Fusion 360 允许设计人员指定层厚度、材料以及 PCB 制造商和仿真所需的许多其他参数。选择或设计叠层时，需要考虑多个因素，例如信号完整性 (SI)、走线阻抗、热管理等。

在本文中，我们将介绍 PCB 叠层基础知识、Fusion 360 叠层管理器如何帮助修改布局，以及设计叠层时需要考虑的因素。 

 

叠层信号完整性：最大限度地减少信号损失和串扰

首先，叠层设计应尽量减少信号损失和串扰。信号丢失会发生在长走线上，因此，努力使走线尽可能短很重要。基板的耗散因数 (Df) 也会影响信号损耗，对于超高速设计，可能需要使用由聚四氟乙烯或其他材料制成的低 Df 基板。

另一方面，串扰发生在走线将其信号耦合到附近的走线时。这种效应可以比作电容耦合，因为两条相邻的走线形成了一个电容器。电容器只是由绝缘体隔开的两个导体。使走线尽可能远离可以最大程度地减少串扰。然而，重要的是要记住耦合是通过电场发生的。出于这个原因，叠层最好在每个信号层附近都有一个接地平面，因为这将严格限制电场并防止它们扩散并干扰其他信号。

迹线的阻抗也会影响 SI。不匹配会导致反射，给信号增加噪声并导致信号丢失。

 

影响走线阻抗的因素

有几个因素会影响印刷电路板 (PCB) 中迹线的阻抗：

走线宽度：

迹线的宽度会影响阻抗。较宽的迹线具有较低的阻抗，而较窄的迹线具有较高的阻抗。

迹线厚度： 

迹线的粗细也会影响阻抗。较粗的迹线具有较低的阻抗，而较细的迹线具有较高的阻抗。

基板材料的介电常数 (Dk)：

基板材料的介电常数决定了电场被“推出”PCB 基板的距离。具有较高介电常数的材料导致迹线具有较低的阻抗和更严格约束的电场。它们也往往更有损耗。

迹线间距：

迹线与附近任何导电物体（例如其他迹线或平面）之间的间距会影响阻抗。更近的间距导致更高的阻抗，而更宽的间距导致更低的阻抗。

SI 扩展名：

Fusion 360 Electronics 有一个 SI 扩展，可以为您计算迹线阻抗（如图 2 所示）。这使得更改迹线宽度、厚度、间距或 Dk 变得容易，并快速查看它们如何影响阻抗。 

GE VMIVME-7750

GE VMIVME-7700-110000

GE VMIVME-7698

GE VMIVME-7666-111000

GE VMIVME-4116

GE VMIVME-2540-000

GE VMICPCI-7806

GE VMIACC-5595-208

GE VMIACC-5595

GE VME-7807RC

GE VME7768-320000

GE VME7740-841

GE VME64SDI-08KRF1-13

GE UR8FH

GE SR489-P5-HI-A20-E

GE SR469-P5-HI-A20-T

GE SR469-P5-HI-A20

GE IS200TREGH1A

GE MVME162-031

GE HE700GEN200

GE IS420UCSBH4A

GE IS420UCSBH1A

GE IS230TNPAH2A

GE IS230TDBTH6A

GE IS230STAOH2A

GE IS230SNIDH1A

GE IS220UCSAH1A

GE IS220PVIBH1A

GE IS220PSVOH1B

GE IS220PRTDH1A

GE IS220PPROS1B

GE IS220PPROH1A

GE IS220PPDAH1B

GE IS220PDIOH1B

GE IS220PDIIH1B

GE IS220PDIAH1B

GE IS220PAOCH1B

GE IS220PAOCH1A

GE IS220PAISAH1A

GE IS220PAICH2A

GE IS220PAICH1A

GE IS215VPROH1BD