ToothlessOS Log: Seminars@DKU: EDA+AI

写在前面： ToothlessOS要走的路仍然很长，这篇日志所记录的思考难免有疏漏之处，请大家多多包涵~

Seminars@DKU: EDA + AI in IC Design

Prof. He xu

23.9.22

今天的研讨会，和ToothlessOS的主线任务完全重合！ 目录： Recap: IC产业链/研发流程全览/Why AI+EDA?

EDA + AI的成功与失败案例

（对ToothlessOS很重要的）Q&A环节

Recap: IC产业链/研发流程全览/Why AI+EDA?

首先让我们欣赏一下整个产业链吧：

我们今天所涉及的EDA(Electronic Design Automation), 位于产业链上游的Fabless设计端。简单来说，它们就是进行集成电路设计所使用的软件。 具体到设计端，又能够分为前端/后端：从逻辑上的设计和实现，再到各种仿真，最后到物理上的实现和验证。在整个流程中，EDA都是不可或缺的。

在它们的帮助下，我们得以把设计好的逻辑电路图布局在晶片上，优化电路的排布，进行供电，时序和工艺的仿真。（通过仿真，我们希望尽早发现可能遇到的问题，避免花了上百万流片结果全部报废（悲））

以上提到的这些工作往往极为复杂，其中许多不存在多项式的时间复杂度（以之前提及的电路排布为例，它受到很多变量的制约，移动某一个器件往往“牵一发而动全身”）；同时，我们需要面对的是往往是十亿数量级的晶体管；使用传统算法解决这些问题十分困难。 这也是我们尝试将AI与EDA结合的原因。 最终的愿景，“No-human in loop”,让AI独立走完设计的全流程。

EDA + AI的成功与失败案例

教授也向我们介绍了她在这一领域的研究。 1.通过卷积神经网络，以掩模版上的版图为输入，预测在光刻过程中可能会出现瑕疵的节点，作为修正的依据。 2.通过机器学习，在设计早期进行时序分析/预测。 3.通过卷积神经网络，以版图为输入，预测电路布局和供电上可能存在的问题，作为修正的依据。

（如图所示，蓝色为AI模型，红色为现有模型，AI模型的准确度远高于现有模型）

当然，AI现在也面临着一些困境： 一是面对极其复杂的模型，比如这两个例子中的电路布局：不同的区块有着不同限制，而一个晶片上往往有着上百个各样的区块；不仅如此，还要将面积的利用率最大化。教授说，Google团队曾经尝试过使用强化学习来解决这个问题，在小规模集成电路上效果不错，但是规模稍大一些就无能为力了。

另外一个问题涉及到数据集的问题：尽管研究者能够获取成熟制程的数据，但是先进制程的数据往往被各家企业所控制，并且很大程度上受制于地缘政治因素。因此，研究者们尝试将28nm的模型迁移到7nm上，以降低7nm模型训练所需数据集的大小，但进展并不顺利。（话说，这种缩小数据集的方法是不是也能够用在其它领域呢？） （P.S 这样的迁移难度还是挺大的，因为两种制程的工艺有显著差别：28nm制程使用的是传统的CMOS，而20nm以下的工艺则必须使用FinFET（简单理解将晶体管做成立体结构）） 总结EDA+AI的使用场景，不难发现它还是主要关注的还是

计算机视觉和数学建模（划重点）

的问题。（小伙子，好好学吧（笑））；当然，也在Q&A环节问过教授，如果想要进入企业工作，还是需要电路方面的知识的，不过一般企业也是会提供培训和资源的。

Q&A

ToothlessOS获得的重要信息： 实习机会（了解一下具体玩法~）

教授的意思是，让我给ICCAD投论文？啊不对，显然应该只是去读读看吧？

找机会和研究生院院长共进午餐（他也从事这个领域的研究）（真·重量级）

？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？ 结语

还是挺有收获的！所以也应该放进Log里，不是吗~